JPS63102369A - Vertical type mis field effect transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦型MXS電界効果トランジスタの改良に関
する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to improvements in vertical MXS field effect transistors.
従来の技術
従来、第3図を伴って次に述べる構成を有する縦型M■
S電界効果トランジスタが提案されている。Prior Art Conventionally, a vertical M■ having the configuration described below with reference to FIG.
S field effect transistors have been proposed.
づなわち、n+型の第1のドレイン領域としての半導体
基板または第1の半導体層(以下簡単のため半導体基板
と称する)1上に、それと同じn型を有するが半導体基
板1に比し高い比抵抗を有する第2のドレイン領域とし
ての第2の半導体層2が、例えばエピタキシャル成長法
によって形成されている。That is, on the semiconductor substrate or the first semiconductor layer (hereinafter referred to as the semiconductor substrate for simplicity) 1 as the n+ type first drain region, it has the same n type but has a higher concentration than the semiconductor substrate 1. A second semiconductor layer 2 serving as a second drain region having a specific resistance is formed by, for example, epitaxial growth.
また、半導体層2内に、半導体基板1側とは反対側から
、n型を右するチャンネル形成領域としての第1の半導
体領域3が、それによって取囲まれた半導体層2の領域
4を形成するように、p型不純物の導入処理によって形
成されている。Further, in the semiconductor layer 2, from the side opposite to the semiconductor substrate 1 side, a first semiconductor region 3 serving as an n-type channel forming region forms a region 4 of the semiconductor layer 2 surrounded by the first semiconductor region 3. It is formed by a p-type impurity introduction process.
さらに、半導体領域3内に、半導体層2側とは反対側か
ら、n型のソース領域としての第2の半導体領域5が、
それによって取囲まれた半導体領域3の領域6を形成す
るように、n型不純物の導入処理によって形成されてい
る。Furthermore, a second semiconductor region 5 as an n-type source region is formed in the semiconductor region 3 from the side opposite to the semiconductor layer 2 side.
It is formed by an n-type impurity introduction process so as to form a region 6 of the semiconductor region 3 surrounded by it.
また、半導体領域5に、半導体層2側とは反対側の面上
において、半導体領域3にも連結しているソース電極と
しての第1の導電性層7がオーミックに連結されている
。Furthermore, a first conductive layer 7 serving as a source electrode, which is also connected to the semiconductor region 3, is ohmically connected to the semiconductor region 5 on the surface opposite to the semiconductor layer 2 side.
さらに、半導体基板1に、半導体層2側とは反対側の面
上において、ドレイン電極としての第2の導電性層8が
オーミックに連結されている。Further, a second conductive layer 8 serving as a drain electrode is ohmically connected to the semiconductor substrate 1 on the surface opposite to the semiconductor layer 2 side.
また、半導体領域3上に、少なくともその領域6上の領
域において、半導体層2の領域41も延長しているゲー
ト絶縁層としての絶縁層9を介して、半導体層2に対向
するように、ゲート電極としての第3の導電性層10が
形成されている。Further, on the semiconductor region 3, at least in the region above the region 6, a gate is formed so as to face the semiconductor layer 2 via an insulating layer 9 as a gate insulating layer which also extends to the region 41 of the semiconductor layer 2. A third conductive layer 10 is formed as an electrode.
さらに、絶縁層9上に、居間絶縁層としての絶縁層11
が、導電性層10を埋設して形成さている。Further, on the insulating layer 9, an insulating layer 11 as a living room insulating layer is provided.
is formed by embedding the conductive layer 10.
なお、上述したゲート絶縁層としての絶縁層9は、実際
上、半導体層2、半導体領域3及び5の半導体基板1側
とは反対側の面上に連続延長し、また、層間絶縁層とし
ての絶縁層11は、絶縁層9上に、その全域に亘って延
長し、そして、それら絶縁層9及び11に、ソース領域
としての半導体領域5及びチャンネル形成領域としての
半導体領域3を外部に臨ませる窓12が形成され、また
、ソース電極としての導電性層7が、居間絶縁層として
の絶縁層11上から、窓12を通じて、半導体領域5及
び3に連結されている。Note that the insulating layer 9 as the gate insulating layer described above actually extends continuously on the surface of the semiconductor layer 2 and the semiconductor regions 3 and 5 opposite to the semiconductor substrate 1 side, and also serves as an interlayer insulating layer. The insulating layer 11 extends over the entire area on the insulating layer 9, and exposes the semiconductor region 5 as a source region and the semiconductor region 3 as a channel forming region to the outside of the insulating layers 9 and 11. A window 12 is formed, and the conductive layer 7 as a source electrode is connected to the semiconductor regions 5 and 3 through the window 12 from above the insulating layer 11 as a living room insulating layer.
また、半導体領域3は、実際上、ゲート絶縁層としての
絶縁層9上にゲート電極としての導電性層10をアイラ
ンド状に形成して後、その導電性層10をマスクとした
半導体領域2内へのp型不純物の導入処理によって、い
わゆるセルフッライン方式で形成されている。ただし、
この半導体領域3は、領域6が形成されるべく、導電性
層10下に僅かに横拡がりに延長している。また、半導
体領域5も、同じゲート電極としての導電性層10をマ
スクとした半導体領域3内へのn型不純物の導入処理に
よって、いわゆるセルファライン方式で形成されている
。ただし、この半導体領域5は、領域6がなくならない
程度に、導電性層10下に僅かしか横拡がりに延長して
いない。In addition, the semiconductor region 3 is actually formed by forming a conductive layer 10 as a gate electrode in an island shape on an insulating layer 9 as a gate insulating layer, and then using the conductive layer 10 as a mask inside the semiconductor region 2. It is formed in a so-called cell line method by introducing a p-type impurity into the structure. however,
This semiconductor region 3 extends slightly laterally below the conductive layer 10 so that a region 6 is formed. Further, the semiconductor region 5 is also formed in a so-called self-line method by introducing an n-type impurity into the semiconductor region 3 using the same conductive layer 10 as a gate electrode as a mask. However, this semiconductor region 5 extends horizontally only slightly below the conductive layer 10 to such an extent that the region 6 does not disappear.
以上が、従来提案されている縦型MIS電界効果トラン
ジスタの構成である。The above is the configuration of the conventionally proposed vertical MIS field effect transistor.
このような構成を右する縦型MIS電界効果トランジス
タによれば、ソース電極としての導電性層7と、ドレイ
ン電極としての導電性層8との間に、電源(図示せず)
を、導電性層7側を口とする極性で、負荷(図示せず)
を通じて接続している状態で、ゲート絶縁層としての導
電性層10と、ソース電極としての導電t’1F47と
の間に、制御電圧を、導電性層10側を正とする極性で
印加させれば、チャンネル形成領域としての半導体領域
3の領域6に、ゲート絶縁層としての絶縁層9側におい
て、nチャンネル層が形成され、このため、負荷に、ド
レイン電極としての導電性層8、第1及び第2のドレイ
ン領域としての半導体基板1及び半導体層2、いま半導
体領域3の領域6に形成されたnチャンネル層、ソース
領域としての半導体領域5、及びソース電極としての′
4電性層7をそれらの順に通って、電流を供給する。According to the vertical MIS field effect transistor having such a configuration, a power source (not shown) is connected between the conductive layer 7 as the source electrode and the conductive layer 8 as the drain electrode.
is polarized with the conductive layer 7 side as the opening, and a load (not shown) is applied.
A control voltage is applied between the conductive layer 10 as the gate insulating layer and the conductive layer t'1F47 as the source electrode with the polarity positive on the conductive layer 10 side. For example, an n-channel layer is formed in the region 6 of the semiconductor region 3 as a channel formation region on the side of the insulating layer 9 as the gate insulating layer. and the semiconductor substrate 1 and the semiconductor layer 2 as the second drain region, the n-channel layer now formed in the region 6 of the semiconductor region 3, the semiconductor region 5 as the source region, and '' as the source electrode.
A current is supplied through the four conductive layers 7 in their order.
また、ソース電極としての導電性層7と、ドレイン電極
としての導電性層8との間に、上述したと同様に、電源
を、負荷を通じて接続している状態ひ、ゲート電極とし
ての導電性層10と、ソース電極としての導電性層7と
の間に、制御電圧を、導電性層10側を負とする極性で
印加させた場合は、チャンネル形成領域としての半導体
領域3の領域6には上述したnチャンネル層は形成され
ず、従って、負荷には、実質的に電流を供給しない。Further, a power source is connected through the load between the conductive layer 7 as the source electrode and the conductive layer 8 as the drain electrode, as described above, and the conductive layer 8 as the gate electrode 10 and the conductive layer 7 as the source electrode, when a control voltage is applied with a polarity such that the conductive layer 10 side is negative, the region 6 of the semiconductor region 3 as the channel formation region The n-channel layer mentioned above is not formed and therefore provides virtually no current to the load.
従って、第3図に示す縦型MIS電界効果トランジスタ
によれば、スイッヂング素子としての機能を呈する。Therefore, the vertical MIS field effect transistor shown in FIG. 3 functions as a switching element.
しかしながら、第3図に示す従来の縦型M!S電界効宋
I・ランジスタの場合、ソース電極としての導電性層7
と、ドレイン電極としての導電性層8との間に、上述し
たように、電源を、負荷を通じて接続している状態で、
ゲート電極としての導電性層10と、ソース電極として
の導電性層7との間に、制御211電圧を、導電性層側
を負とする極性で印加させた場合、半導体領域3の領域
6にnチャンネル層が形成されていないので、半導体層
2及び半導体領域3間のPN接合に逆バイアスが与えら
れ、このため、第4図に示すように、そのPN接合から
、横方向及び縦方向に拡がっている空乏層21が形成さ
れるとともに、ゲート電極としての導電性層10と、ゲ
ート絶縁層としての絶縁層9と、ドレイン領域としての
半導体層2とからなるMIS構成を有しているので、半
導体層Li!2の絶縁層9側の表面から、半導体基板1
側に拡がる空乏層22が形成されている。However, the conventional vertical M! shown in FIG. In the case of the S field effect Sung I transistor, the conductive layer 7 as the source electrode
and the conductive layer 8 serving as the drain electrode, with the power supply connected through the load as described above,
When a control 211 voltage is applied between the conductive layer 10 as a gate electrode and the conductive layer 7 as a source electrode with a polarity such that the conductive layer side is negative, the voltage is applied to the region 6 of the semiconductor region 3. Since no n-channel layer is formed, a reverse bias is applied to the PN junction between the semiconductor layer 2 and the semiconductor region 3, and therefore, as shown in FIG. Since the expanding depletion layer 21 is formed and the MIS structure is made up of a conductive layer 10 as a gate electrode, an insulating layer 9 as a gate insulating layer, and a semiconductor layer 2 as a drain region, , semiconductor layer Li! From the surface of the insulating layer 9 side of the semiconductor substrate 1
A depletion layer 22 is formed that expands to the side.
このため、ゲート電極としてのS電性層10と、ドレイ
ン電極としての導電性層8との間に、第4図に示すよう
に、ゲート絶縁層としての絶縁層9による容量C・と、
空乏層22による容fi!cdとの直列容量でなる、次
式で与えられる容量Cgdを形成している。Therefore, between the S conductive layer 10 as a gate electrode and the conductive layer 8 as a drain electrode, as shown in FIG.
Effect of depletion layer 22! It forms a capacitance Cgd given by the following equation, which is a series capacitance with Cd.
Cgd=C,−C,/ (C,十G、)・・・・・・・
・・ (1)
なお、導電性層10及び8間には、絶縁層9による容量
と、空乏層21による容量との直列容量でなる容ωも、
(1)式の容量と並列に形成されているが、以下、簡単
のため、その容量を無視して考える。Cgd=C, -C, / (C, 10G,)...
(1) Note that between the conductive layers 10 and 8, there is also a capacitance ω consisting of the series capacitance of the capacitance due to the insulating layer 9 and the capacitance due to the depletion layer 21.
Although it is formed in parallel with the capacitor in equation (1), the following discussion will ignore that capacitor for the sake of simplicity.
ところで、(1)式における容量C1及びCdは、いま
、絶縁層9の誘電率を811厚さをTIとし、また、半
導体層1ff12の誘電率をε1、空乏層22の厚さを
王、とし、ざらに、導電性層10の半導体領域2の領域
4と対向している左右方向の長さをW。、前後方向の長
さをif位長とし、また、導電性層10の空乏層21と
対向している左右方向の長さをWl、前後方向の長さを
単位長とすれば、次式で与えられる。By the way, the capacitances C1 and Cd in equation (1) are calculated by assuming that the dielectric constant of the insulating layer 9 is 811, the thickness is TI, the dielectric constant of the semiconductor layer 1ff12 is ε1, and the thickness of the depletion layer 22 is . , Roughly speaking, the length of the semiconductor region 2 of the conductive layer 10 in the left-right direction facing the region 4 is W. , if the length in the front-rear direction is the length if, the length in the left-right direction of the conductive layer 10 facing the depletion layer 21 is Wl, and the length in the front-rear direction is unit length, then the following equation is obtained. Given.
C1−ε・/T・ ・ (W −2・Wl )・・・・
・・・・・(2)
C=ε /T −(W。−2−Wl)dd
・・・・・・・・・(3)
従って、第3図に示す従来の縦型M■S電界効果トラン
ジスタの場合、ゲート電極としての導電性層10と、ド
レイン電極としての導電性層8との間に、(2)及び(
3)式で与えられる容量C1及びcdが代入されて1q
られる(1)式で与えられる容ff1c、Cを、ゲート
・ドレイン間容aとして有し、そして、その値が比較的
大きな値を有している。C1-ε・/T・・(W −2・Wl)・・・・
・・・・・・(2) C=ε/T −(W.−2−Wl)dd ・・・・・・・・・(3) Therefore, the conventional vertical M■S electric field shown in FIG. In the case of an effect transistor, (2) and (
3) By substituting the capacitances C1 and cd given by the formula, 1q
The gate-drain capacitance a has a capacitance ff1c,C given by equation (1), and has a relatively large value.
このため、第3図に示す従来の縦型MISm界効果トラ
ンジスタの場合、上述したスイッヂング素子としての機
能が、比較的低速でしか得られないとともに、比較的大
きな損失を伴う、という欠点を有していた。For this reason, the conventional vertical MISm field effect transistor shown in FIG. 3 has the drawback that the above-mentioned function as a switching element can only be obtained at a relatively low speed and is accompanied by a relatively large loss. was.
問題点を解決するための手段
よって、本発明は、上述した欠点のない、新現な縦型M
IS電界効果トランジスタを提案せんとするものである
。By means of solving the problems, the present invention provides a new vertical type M without the above-mentioned drawbacks.
This paper attempts to propose an IS field effect transistor.
本発明による縦へ°!MIS電界効果トランジスタは、
第3図で上述した従来の縦型M■S電界効果トランジス
タの場合と同様に、第1の導電型を有する第1のドレイ
ン領域としての半導体基板または第1の半導体層上に、
第1の導゛心型を有するが上記半導体基板または上記第
1の半導体層に比し高い比抵抗を右する第2のドレイン
領域としての第2の半導体層が形成され、また、上記第
2の半導体層内に、上記半導体基板または−り2第1の
半導体層側とは反対側から、第1の導電型とは逆の第2
の¥J導電型有するチャンネル形成領域としての第1の
半導体領域が形成され、さらに、上記第1の半導体領域
内に、上記第2の半導体層側とは反対側から、第1の導
電型を有するソース領域としての第2の半導体領域が形
成され、また、上記第2の半導体領域に、上記第1の半
導体領域とも連結しているソース電極としての第1の導
電性層が連結され、さらに、上記半導体基板または上記
第1の半導体層に、ドレイン電極としての第2の導電性
層が連結され、また、上記第1の半導体領域上に、上記
第2の半導体層−Lに延長しているゲート絶縁層として
の絶縁層を介して、上記第2の半導体層にも対向するよ
うに、ゲート電極としての第3の導電性層が形成されて
いる、という構成を右Jる。Vertical according to the invention! MIS field effect transistor is
As in the case of the conventional vertical M■S field effect transistor described above in FIG. 3, on the semiconductor substrate or the first semiconductor layer as the first drain region having the first conductivity type,
A second semiconductor layer is formed as a second drain region, which has a first core type but has a higher resistivity than the semiconductor substrate or the first semiconductor layer; A second conductivity type opposite to the first conductivity type is added into the semiconductor layer of the semiconductor substrate or the second semiconductor layer from the side opposite to the first semiconductor layer side.
A first semiconductor region as a channel formation region having a conductivity type of a second semiconductor region as a source region is formed, and a first conductive layer as a source electrode is connected to the second semiconductor region and also connected to the first semiconductor region; , a second conductive layer as a drain electrode is connected to the semiconductor substrate or the first semiconductor layer, and a second conductive layer is connected to the first semiconductor region and extends to the second semiconductor layer -L. A third conductive layer as a gate electrode is formed so as to also face the second semiconductor layer via an insulating layer as a gate insulating layer.
しかしながら、本発明による縦xM1s電界効果トラン
ジスタは、このような構成において、その上記第2の半
導体層内に、上記半導体上(板または上記第1の半導体
層側とは反対側から、第2の導電型を有する第3の半導
体領域が形成されている、という構成を有する。However, in the vertical xM1s field effect transistor according to the present invention, in such a configuration, a second semiconductor layer is formed in the second semiconductor layer from above the semiconductor (from the plate or from the side opposite to the first semiconductor layer side). A third semiconductor region having a conductivity type is formed.
作用・効果
上述した本発明による縦型MIS電界効果トランジスタ
によれば、第2のドレイン領域としての第2の半導体層
内に第2の導電型を右する第3の半導体領域が形成され
ていることを除いて、第3図で上述した従来の縦型MI
S電界効果トランジスタの場合と同様の構成を有するの
で、詳io説明は省略するが、第3図で上述した従来の
縦型MIS電界効果トランジスタの場合と同様に、ソー
ス電極としての第1の導電性層と、ドレイン電極として
の第2の導電性層との間に、電源を、負荷を通じて接続
している状態で、ゲート電極としての第3の導電性層と
、ソース電極としての第1の導電性層との間に、制御電
圧を、第1の導電性層側を正または負の第1の極性とし
て印加すれば、チャンネル形成領域としての第1の半導
体領域の、ゲート絶I1層としての絶縁層側に、チャン
ネル層が形成され、よって、負荷に電流を供給する。ま
た、上述したように、第1及び第2の導゛市性層間に、
電源を、負荷を通じて接続している状態で、第3及び第
1の導電性層間に、制御21I電圧を、第1の導電性層
側を上述した第1の極性とは逆の第2の慢性として印加
した場合は、第1の半導体領域には上述したチャンネル
層が形成されず、よって、負荷には、電流を実質的に供
給しない。従っで、第3図で上述した従来の縦型MIS
電界効果トランジスタの場合と同様に、スイッヂング素
子としての様能を呈づ−る。Effects and Effects According to the vertical MIS field effect transistor according to the present invention described above, a third semiconductor region having a second conductivity type is formed in the second semiconductor layer serving as the second drain region. Except for the conventional vertical MI described above in FIG.
Since the structure is similar to that of the S field effect transistor, a detailed explanation will be omitted, but as in the case of the conventional vertical MIS field effect transistor described above in FIG. a third conductive layer as a gate electrode and a first conductive layer as a source electrode with a power supply connected through a load between the conductive layer and the second conductive layer as a drain electrode. If a control voltage is applied between the first conductive layer and the first conductive layer with the first polarity being positive or negative, the gate isolation I1 layer of the first semiconductor region as a channel forming region is applied. A channel layer is formed on the insulating layer side of the transistor, thereby supplying current to the load. Moreover, as mentioned above, between the first and second conductive layers,
With the power source connected through the load, a controlled 21I voltage is applied between the third and first conductive layers, with the first conductive layer side facing a second polarity opposite to the first polarity described above. When the voltage is applied as follows, the above-mentioned channel layer is not formed in the first semiconductor region, and therefore no current is substantially supplied to the load. Therefore, the conventional vertical MIS described above in FIG.
Like a field effect transistor, it functions as a switching element.
また、本発明による縦型MIS電界効果トランジスタの
場合、上述したように第1及び第2の導電1(1層間に
、電源を、負荷を通じて接続している状態で、第3及び
第1の導電性層間に、制御21I電Jrを、第1の′4
j電性層側を第2の極性として印加した場合、第1及び
第2の導電性層間に、第3図で上述した従来の縦型MI
S電界効果トランジスタの場合と同様に、ゲート絶縁層
としての絶縁層による容量C,と、ゲート電極としての
第3の導電性層とゲート絶縁層としての絶縁層と第2の
ドレイン領域としての第2の半導体層とによるM1S構
成によって、第2の半導体層のゲート絶縁層としての絶
縁層側から、第1のドレイン領域としての半導体基板ま
たは第1の半導体層側に拡がる第1の空乏層による’a
M Cdとによる、前述した(1)式に対応している
8邑が形成される。Further, in the case of the vertical MIS field effect transistor according to the present invention, as described above, in a state where the power supply is connected between the first and second conductive layers (1 layer through the load), the third and first conductive layers are connected to each other through the load. Between the sexual layers, control 21I electric Jr, the first '4
j When the voltage is applied to the conductive layer side as the second polarity, the conventional vertical MI described above in FIG. 3 is applied between the first and second conductive layers.
As in the case of the S field effect transistor, the capacitance C due to the insulating layer as the gate insulating layer, the third conductive layer as the gate electrode, the insulating layer as the gate insulating layer, and the capacitance C as the second drain region. Due to the M1S configuration with the second semiconductor layer, the first depletion layer spreads from the insulating layer side as the gate insulating layer of the second semiconductor layer to the semiconductor substrate or first semiconductor layer side as the first drain region. 'a
By M Cd, eight villages corresponding to the above-mentioned equation (1) are formed.
しかしながら、第2のドレイン領域としての第2の半導
体層内に第2の導電型を有する第3の半導体領域が形成
され、そして、その第3の半導体領域と第2の半導体層
との間にPN接合を形成しているので、そのPN接合か
ら第2の半導体層内に、第1のドレイン領域としての半
導体基板または第1の半導体層側に縦方向拡がる第2の
空乏層が形成されるとともに、ゲート電極としての第3
の導電性層下まで横方向に拡がる第3の空乏層が形成さ
れている。そして、第2の空乏層によっては、ゲート電
極としての第3の導電性層とドレイン電極としての第2
の導電性層との間の容量を形成せず、また、第3の空乏
層は、ゲート電極としての第3の導電性層とドレイン電
極としての第2の導電性層との間を容品を形成するが、
その第3の空乏層は、ゲート電極としての第3の導電性
層とドレイン電極としての第2の導電性層を結ぶ方向に
みて、上述した第1の空乏層に比し大なる厚さを有する
。従って、上述した(1)式に対応している容品が、第
3図で上述した従来の縦型MIS電界効果トランジスタ
の場合に比し格段的に小ざな値を有する。However, a third semiconductor region having a second conductivity type is formed in the second semiconductor layer as a second drain region, and a third semiconductor region is formed between the third semiconductor region and the second semiconductor layer. Since a PN junction is formed, a second depletion layer is formed in the second semiconductor layer from the PN junction and extends vertically toward the semiconductor substrate or the first semiconductor layer as the first drain region. In addition, the third electrode as a gate electrode
A third depletion layer is formed that extends laterally below the conductive layer. Depending on the second depletion layer, a third conductive layer serves as a gate electrode and a second conductive layer serves as a drain electrode.
The third depletion layer does not form a capacitance between the third conductive layer as the gate electrode and the second conductive layer as the drain electrode. form, but
The third depletion layer has a larger thickness than the first depletion layer described above when viewed in the direction connecting the third conductive layer as the gate electrode and the second conductive layer as the drain electrode. have Therefore, the package corresponding to the above-mentioned formula (1) has a value that is significantly smaller than that of the conventional vertical MIS field effect transistor described above in FIG.
よって、本発明による縦型MIS電界効果トランジスタ
によれば、スイッチング素子としての機能が、第3図で
上述した従来の縦型MIS電界効果トランジスクの場合
に比し格段的に高速で得られるとともに、第3図で上述
した従来の縦型MIS電界効果トランジスタの場合に比
し格段的に小さな損失しか伴わない。Therefore, according to the vertical MIS field effect transistor according to the present invention, the function as a switching element can be obtained at a much higher speed than in the case of the conventional vertical MIS field effect transistor described above in FIG. Significantly lower losses are involved than in the case of the conventional vertical MIS field effect transistor described above in FIG.
実施例1
次に、第1図を伴って本発明による縦型MIS電界効果
トランジスタの第1の実施例を述べよう。Embodiment 1 Next, a first embodiment of the vertical MIS field effect transistor according to the present invention will be described with reference to FIG.
第1図において、第3図との対応部分には同一符号を付
し詳細説明を省略する。In FIG. 1, parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第1図に示す本発明による縦型MIS電界効果トランジ
スタは、次の事項を除いて、第3図で上述した縦型MI
S電界効果トランジスタと同様の構成を有する。The vertical MIS field effect transistor according to the present invention shown in FIG.
It has a similar configuration to an S field effect transistor.
すなわち、第2のドレイン領域としての半導体層2の領
域4内に、その第1のドレイン領域としての半導体基板
1側とは反対側から、p型の半導体領域3がアイランド
状に形成されている。That is, a p-type semiconductor region 3 is formed in an island shape in a region 4 of the semiconductor layer 2 as a second drain region from the side opposite to the semiconductor substrate 1 side as the first drain region. .
また、グー1〜電極としての導電性層10の半導体領域
31と対向している領域が削除され、窓32が形成され
ている。Moreover, the region facing the semiconductor region 31 of the conductive layer 10 serving as the electrode 1 is removed, and a window 32 is formed.
なお、上述した半導体層[31は、実際上、ゲート電極
どしての導電性層10に、半導体層1或31に対向J゛
る位置に窓32を形成して掛、その窓32を有する導電
性層10をマスクとした半導体領Vi2内へのp型不純
物の導入処理によって形成することができる。Note that the semiconductor layer [31 described above is actually formed by forming a window 32 on the conductive layer 10 as a gate electrode or the like at a position opposite to the semiconductor layer 1 or 31, and having the window 32. It can be formed by introducing p-type impurities into the semiconductor region Vi2 using the conductive layer 10 as a mask.
以上が、本発明による縦型MIS電界効果トランジスタ
の第1の実施例の構成である。The above is the configuration of the first embodiment of the vertical MIS field effect transistor according to the present invention.
このような構成を有する本発明による縦型MIS電界効
果トランジスタによれば、第3図で上述した従来の縦型
M]S電界効果1〜ランジスタの場合と同様に、ソース
電極としての導電性層7と、ドレイン電極としての導電
性層8との間に、電源(図示せず)を、導電性層7側を
負とする極性で、負荷(図示せず)を通じて接続してい
る状態で、ゲート電極としての導電性層10と、ソース
電極としての導電性層7との間に、制御I雷電圧、導電
性層10側を正とする極性で印加させれば、チトンネル
形成領域としての半導体領域3の領1iit6に、ゲー
ト絶縁層としての絶縁層9側において、【)チャンネル
層が形成され、このため、負荷に、ドレインm?4とし
ての導電性層8、第1及び第2のトレイン領域としての
半導体基板1及び及び半導体層2、いま半導体層13の
チャンネル領域6に形成されたnチャンネル層、ソース
領域としての半導体領域5、及びソース電極としての導
電性層7をそれらの順に通って、電流を供給する。According to the vertical MIS field effect transistor according to the present invention having such a configuration, as in the case of the conventional vertical M]S field effect transistor described above in FIG. 7 and the conductive layer 8 as a drain electrode, a power source (not shown) is connected through a load (not shown) with the conductive layer 7 side being negative in polarity, If a control I lightning voltage is applied between the conductive layer 10 as a gate electrode and the conductive layer 7 as a source electrode with the polarity positive on the conductive layer 10 side, the semiconductor as a chitunnel formation region In the region 1iit6 of the region 3, a channel layer () is formed on the side of the insulating layer 9 serving as the gate insulating layer, so that the drain m? 4, a semiconductor substrate 1 and a semiconductor layer 2 as first and second train regions, an n-channel layer now formed in the channel region 6 of the semiconductor layer 13, and a semiconductor region 5 as a source region. , and the conductive layer 7 as a source electrode in that order.
また、同様に、第3図で上述した従来の1i型MIS電
界効果トランジスタの場合と同様に、ソース電極として
の導電性層7と、ドレイン電極としての導電性層8との
間に、上述したと同様に、電源を、負荷を通じて接続し
ている状態で、ゲート電極としての導電性層10と、ソ
ース電極としての導電性層7との間に、制御電圧を、導
電性層10側を負とする極性で印加させた場合は、チャ
ンネル形成領域としての半導体領域3の領域6には上述
したnブレンネル層Iユ形成されず、従って、負荷には
、実質的に電流を供給しない。Similarly, as in the case of the conventional 1i-type MIS field effect transistor described above in FIG. 3, the above-mentioned Similarly, with the power supply connected through the load, a control voltage is applied between the conductive layer 10 as the gate electrode and the conductive layer 7 as the source electrode, with the conductive layer 10 side being negative. When the voltage is applied with the polarity , the above-mentioned n-Brenner layer I is not formed in the region 6 of the semiconductor region 3 serving as the channel forming region, and therefore no current is substantially supplied to the load.
従って、第1図に承り縦型MIS電界効果トランジスタ
によれば、第3図で上述した従来の縦型MIS電界効果
1〜ランジスタの場合と同様に、スイッチング素子とし
ての機能を呈する。Accordingly, the vertical MIS field effect transistor shown in FIG. 1 functions as a switching element in the same way as the conventional vertical MIS field effect transistor 1 to transistor described above in FIG.
また、第1図に示す本発明による縦型MIS電界効果ト
ランジスタの場合、第3図に示す従来の縦型MIS電界
効果トランジスタの場合、ソース電極としての導電性層
7と、ドレイン電極としての導電性層8との間に、上述
したように、電源を、負荷を通じて接続している状態で
、ゲート電極としての導電性層10と、ソース電極とし
ての導電性層7との間に、制t211電圧を、導電性層
側を負とする極性で印加させた場合、半導体領域3の領
域6にnチャンネル層が形成されていないので、半導体
層2及び半導体領域3間のPN接合に逆バイアスが与え
られ、このため、第2図に示すように、そのI) N接
合から、横方向及び縦方向に拡がる空乏!r!J21が
形成されるとともに、ゲート電極としての導電性層10
と、ゲート絶縁層としての絶縁層9と、ドレイン領域と
しての半導体層2とからなるMIS構成を有しているの
で、半導体領域2の絶縁層9側の表面から、半導体基板
1側に拡がる空乏層22が形成されている。このため、
第3図で上述した従来の縦型MIS電界効果トランジス
タの場合と同様に、ゲート電極としての導電性層10と
、ドレイン′111極としての導電性層8との闇に、第
2図に示すように、ゲート絶縁層としての絶縁層9によ
る容aC1と、空乏層22による容量Cdとの直列古川
でなる、前述した(1)式と同様の次式で与えられる容
量c、dを形成している。In addition, in the case of the vertical MIS field effect transistor according to the present invention shown in FIG. 1, and in the case of the conventional vertical MIS field effect transistor shown in FIG. As described above, a control t211 is applied between the conductive layer 10 as the gate electrode and the conductive layer 7 as the source electrode while the power source is connected to the conductive layer 8 through the load. When a voltage is applied with a polarity such that the conductive layer side is negative, since no n-channel layer is formed in region 6 of semiconductor region 3, a reverse bias is applied to the PN junction between semiconductor layer 2 and semiconductor region 3. Therefore, as shown in FIG. 2, the I) depletion extends laterally and vertically from the N junction! r! J21 is formed, and the conductive layer 10 as a gate electrode is formed.
Since it has an MIS configuration consisting of an insulating layer 9 as a gate insulating layer and a semiconductor layer 2 as a drain region, depletion spreading from the surface of the semiconductor region 2 on the insulating layer 9 side to the semiconductor substrate 1 side A layer 22 is formed. For this reason,
As in the case of the conventional vertical MIS field effect transistor described above in FIG. 3, between the conductive layer 10 as the gate electrode and the conductive layer 8 as the drain pole, As shown in FIG. ing.
c、d=ci ” C6/ (CH+Cd)・・・・
・・・・・ (4)
なお、第1図に示す本発明による縦型MIS電界効果ト
ランジスタの場合も、第3図で上述した従来の縦型MI
S電界効果i・ランジスタの場合と同様に、導電性層1
0及び8間には、絶縁層9による容aと、空乏層21に
よる′88との直列容琵でなる容量も、(4)式の容量
と並列に形成されているが、以下、簡単のため、その容
量を無視して考える。c, d=ci ” C6/ (CH+Cd)...
(4) In the case of the vertical MIS field effect transistor according to the present invention shown in FIG. 1, the conventional vertical MIS field effect transistor described above in FIG.
As in the case of the S field effect i transistor, the conductive layer 1
Between 0 and 8, a capacitor consisting of a series capacitance of a capacitor a by the insulating layer 9 and a capacitor '88 by the depletion layer 21 is also formed in parallel with the capacitor of equation (4). Therefore, consider ignoring the capacity.
また、第1図に承り本発明による縦型MIS電界効果ト
ランジスタの場合、第2のドレイン領域としての半導体
層2内に、それとの間でPN接合を形成するように半導
体領域31が形成されているので、そのPN接合から、
半導体基板1(lllに縦方向に拡がる空乏層23が形
成されているとともに、ゲート電穫としての導電性層1
0下まで横方向に拡がる空乏層24が形成されている。Further, as shown in FIG. 1, in the case of the vertical MIS field effect transistor according to the present invention, a semiconductor region 31 is formed in the semiconductor layer 2 as the second drain region so as to form a PN junction therebetween. Therefore, from that PN junction,
A depletion layer 23 extending vertically is formed in the semiconductor substrate 1 (ll), and a conductive layer 1 as a gate voltage collector is formed.
A depletion layer 24 is formed that extends laterally to below zero.
そして、空乏層23によっては、ゲート七極としての導
電性層とドレイン1穫としての導電性層8との間の容量
を形成していない。The depletion layer 23 does not form a capacitance between the conductive layer 8 serving as the gate electrode and the conductive layer 8 serving as the drain electrode.
また、空乏層24は、ゲート電極としての導電性層10
とドレイン電極としての導電性層8との間の容■を形成
するが、その空乏層24は、グー1〜電極としての導電
性層10とトレイン電極としての導電性層を結ぶ方向に
みて、上述した空乏層22に比し大ぎな厚さを有する。Further, the depletion layer 24 is formed by the conductive layer 10 as a gate electrode.
and the conductive layer 8 as a drain electrode, and the depletion layer 24 is formed when viewed in the direction connecting the conductive layer 10 as the electrode and the conductive layer 8 as the train electrode, It has a larger thickness than the depletion layer 22 described above.
しかしながら、いま、簡単のため、その容量を無視して
考える。However, for simplicity's sake, we will ignore this capacity.
ところで、(4)式における容量C1及びcdは、いま
、第4図で前述したと同様に、絶縁層9の誘電率をεi
、厚さをT、とし、また、半導体領域2の誘電率をC0
、空乏層22の厚さをTdとし、さらに、導電性層10
の半導体領域2の領域4と対向している左右方向の長さ
をW。、前後方向の長さを単位長とし、また、導電性層
10の空乏層21と対向している左右方向の良さをWl
、+in後方向の長さを単位長とし、さらに、半導体領
域31の左右方向の長さをW2.1πI後方向の長さを
単位長とし、また、空乏層24の左右方向の拡がり艮を
W3、前後方向の拡がり艮を単位長とづれぽ、次式で与
えられる。By the way, the capacitances C1 and cd in equation (4) are calculated by setting the dielectric constant of the insulating layer 9 to εi, as described above with reference to FIG.
, the thickness is T, and the dielectric constant of the semiconductor region 2 is C0.
, the thickness of the depletion layer 22 is Td, and the conductive layer 10
The length of the semiconductor region 2 in the left-right direction facing the region 4 is W. , the length in the front-back direction is taken as a unit length, and the quality of the conductive layer 10 in the left-right direction facing the depletion layer 21 is Wl
, +in, the length in the rear direction is taken as a unit length, furthermore, the length in the left-right direction of the semiconductor region 31 is taken as W2. , where the front-to-back direction expansion is the unit length and the length is given by the following formula.
C・=ε、/T−−(W。−2−Wl−Wl
1 1
2−2・w3) ・・・・・・・・・(5
)C=ε /1− −(W。−2−Wl−Wdd
2−2・W3) ・・・・・・・・・(6
)従って、第1図に示す本発明による縦型MIS電界電
界効果l−ランラスタ合、第3図で上述した従来の縦型
MIs電界効果トランジスタの場合と同様に、ゲート電
極としての導電性にづ10と、ドレイン7七極としての
導電性層8とのutlに、(5)及び(6)式で与えら
れる容量c・及びcdが代入されて得られる〈4)式で
与えられる容量C0゜をゲート・ドレイン間合ωとして
有する。しかしながら、その容■は、前述した(2)及
び(3)式と(5)及び(6)式を対比すれば、明らか
なように、第3図で上述した従来の縦型MIS電界効果
トランジスタの場合に比し、小さな値を右している。C・=ε, /T−−(W.−2−Wl−Wl
1 1 2-2・w3) ・・・・・・・・・(5
)C=ε/1−−(W.−2−Wl−Wdd 2−2・W3) ・・・・・・・・・(6
) Therefore, in the case of the vertical MIS field effect l-run raster according to the present invention shown in FIG. 1, as in the case of the conventional vertical MIS field effect transistor described above in FIG. 10 and the conductive layer 8 as the drain 7 heptode, the capacitance C0° given by the formula (4) is obtained by substituting the capacitances c and cd given by the formulas (5) and (6). is the gate-drain distance ω. However, if we compare equations (2) and (3) with equations (5) and (6), it becomes clear that Compared to the case of , it has a small value.
従って、第1図に示す本発明による縦型MIS電界効果
トランジスタの場合、−F述したスイッチング素子とし
ての機能が、第3図で」二連した従来の縦型MIS電界
効果1ヘランジスタの場合に比し、高速で得られ、また
、第3図で上述した従来の縦型M[S電界効果トランジ
スタの場合に比し小さな損失しか伴なわない。Therefore, in the case of the vertical MIS field effect transistor according to the present invention shown in FIG. 1, the function as a switching element described in FIG. In comparison, it can be obtained at high speed and with only small losses compared to the case of the conventional vertical M[S field effect transistor described above in FIG.
なお、上述においては、本発明の1つの例を示したに留
まり、本発明の精神を脱することなしに、種々の変型、
変更をなしく7るであろう。Note that the above description merely shows one example of the present invention, and various modifications and variations may be made without departing from the spirit of the present invention.
There will be no changes.
第1図は、本発明による縦型MIS電界効果トランジス
タの第1の実施例を示す18線的断面図である。
第2図は、そのゲート・ドレイン間容量の説明に供する
図である。
第3図は、従来の縦型MIS電界効果!−ランジスタを
示す路線的所面図である。
第4図は、そのゲート・ドレイン間容量の説明に供する
図である。
1・・・・・・・・・・・・・・・半導体基板2・・・
・・・・・・・・・・・・ゲート絶縁層3.5・・・・
・・・・・半導体領域
4・・・・・・・・・・・・・・・領域6・・・・・・
・・・・・・・・・チトンネル領域7.8.10
・・・・・・・・・・・・・・・導電性層9.11
・・・・・・・・・・・・・・・絶縁層12・・・・・
・・・・・・・・・・窓21.22
・・・・・・・・・・・・・・・空乏層31・・・・・
・・・・・・・・・・半導体領域32・・・・・・・・
・・・・・・・窓用願人 日本電信電話株式会社
代理人 弁即士 1)中 正 冶 5 )′+/
@1図
第2図FIG. 1 is a 18-line cross-sectional view showing a first embodiment of a vertical MIS field effect transistor according to the present invention. FIG. 2 is a diagram for explaining the gate-drain capacitance. Figure 3 shows the conventional vertical MIS field effect! - It is a route map showing transistors. FIG. 4 is a diagram for explaining the gate-drain capacitance. 1... Semiconductor substrate 2...
......Gate insulating layer 3.5...
... Semiconductor region 4 ..... Region 6 ......
...... Chitunnel region 7.8.10 ...... Conductive layer 9.11 ...... ...Insulating layer 12...
...... Window 21.22 ...... Depletion layer 31...
...... Semiconductor region 32 ......
...... Window applicant: Nippon Telegraph and Telephone Corporation Agent Attorney: 1) Masaharu Naka 5 )'+/ @Figure 1 Figure 2
Claims (1)
導体基板または第1の半導体層上に、第1の導電型を有
するが上記半導体基板または上記第1の半導体層に比し
高い比抵抗を有する第2のドレイン領域としての第2の
半導体層が形成され、 上記第2の半導体層内に、上記半導体基板または上記第
1の半導体層側とは反対側から、第1の導電型とは逆の
第2の導電型を有するチャンネル形成領域としての第1
の半導体領域が形成され、 上記第1の半導体領域内に、上記第2の半導体層側とは
反対側から、第1の導電型を有するソース領域としての
第2の半導体領域が形成され、 上記第2の半導体領域に、上記第1の半導体領域とも連
結しているソース電極としての第1の導電性層が連結さ
れ、 上記半導体基板または上記第1の半導体層に、ドレイン
電極としての第2の導電性層が連結され、 上記第1の半導体領域上に、上記第2の半導体層上に延
長しているゲート絶縁層としての絶縁層を介して、上記
第2の半導体層にも対向するように、ゲート電極として
の第3の導電性層が形成されている構成を有する縦型M
IS電界効果トランジスタにおいて、 上記第2の半導体層内に、上記半導体基板または上記第
1の半導体層側とは反対側から、第2の導電型を有する
第3の半導体領域が形成されていることを特徴とする縦
型MIS電界効果トランジスタ。Claims: On a semiconductor substrate or a first semiconductor layer having a first conductivity type as a first drain region; A second semiconductor layer serving as a second drain region having a relatively high specific resistance is formed, and a second semiconductor layer is formed in the second semiconductor layer from a side opposite to the semiconductor substrate or the first semiconductor layer side. A first channel forming region having a second conductivity type opposite to the first conductivity type.
a second semiconductor region as a source region having a first conductivity type is formed in the first semiconductor region from the side opposite to the second semiconductor layer, and the second semiconductor region is formed as a source region having a first conductivity type; A first conductive layer serving as a source electrode, which is also connected to the first semiconductor region, is connected to the second semiconductor region, and a second conductive layer serving as a drain electrode is connected to the semiconductor substrate or the first semiconductor layer. conductive layers are connected to each other, and also face the second semiconductor layer via an insulating layer serving as a gate insulating layer extending over the first semiconductor region and over the second semiconductor layer. A vertical M having a structure in which a third conductive layer is formed as a gate electrode
In the IS field effect transistor, a third semiconductor region having a second conductivity type is formed in the second semiconductor layer from a side opposite to the semiconductor substrate or the first semiconductor layer side. A vertical MIS field effect transistor characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61249349A JPS63102369A (en) | 1986-10-20 | 1986-10-20 | Vertical type mis field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61249349A JPS63102369A (en) | 1986-10-20 | 1986-10-20 | Vertical type mis field effect transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63102369A true JPS63102369A (en) | 1988-05-07 |
Family
ID=17191702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61249349A Pending JPS63102369A (en) | 1986-10-20 | 1986-10-20 | Vertical type mis field effect transistor |
Country Status (1)
Country | Link |
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JP (1) | JPS63102369A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004022693A (en) * | 2002-06-14 | 2004-01-22 | Toshiba Corp | Semiconductor device |
-
1986
- 1986-10-20 JP JP61249349A patent/JPS63102369A/en active Pending
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