JPS63100810A - Differential comparator - Google Patents

Abstract

PURPOSE:To realize the highly accurate comparation by providing a circuit detecting an offset current of a differential circuit to correct said current. CONSTITUTION:When gate circuits 6, 14, 16 are conducted at an undesired period (at a level of the inverse of phi) and a gate circuit 4 is cut off, a reference potential VRF from a terminal 1 is fed to gates of MOS elements 2, 5 in common and an offset current caused by dispersion in components or the like is fed to circuits such as MOS elements 13, 15. When the gate circuit 4 is conductive at an effective period phi after that through the preparation above and the other gates are cut off, the same current as that at the undesired period the inverse of phi is kept flowing by a voltage charged up in the gate capacitance through the MOS elements 13, 15, and the current is subtracted from a signal extracted at output terminals 11, 12 to obtain output potentials VOT, the inverse of VOT without offset at output terminals 11, 12.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＡＤ変換等に用いられる差動型コンパレータ
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a differential comparator used for AD conversion and the like.

（発明の概要〕 本発明は差動型コンパレータに関し、差動回路のオフセ
ント電流を検出し、この電流を補正する回路を設けるこ
とによって高精度のコンパレートを実現できるようにし
たものである。(Summary of the Invention) The present invention relates to a differential comparator, and is capable of realizing a highly accurate comparator by detecting the offset current of a differential circuit and providing a circuit for correcting this current.

〔従来の技術〕[Conventional technology]

いわゆる差動型コンパレータは例えば第３図に示すよう
に構成されている。図において参照電位ＶＲＦの供給さ
れる端子（３１）と入力電位ＶＩＮの供給される端子（
３２）とがそれぞれＭＯ３ｉ子（３３）（３４）のゲー
トに接続され、このＭＯ３素子（３３）（３４）のソー
スが互いに接続されこの接続中点が定電流源（３５）を
通じて接地される。またＭＯ３素子（３３）　　（３４
）のドレインがそれぞれ抵抗器（３６）　　（３７）を
通じて電源端子（３８）に接続されると共に、このドレ
インからそれぞれ出力端子（３９）　　（４０）が導出
される。A so-called differential comparator is configured as shown in FIG. 3, for example. In the figure, a terminal (31) to which the reference potential VRF is supplied and a terminal (31) to which the input potential VIN is supplied
32) are connected to the gates of MO3 elements (33) and (34), respectively, the sources of these MO3 elements (33) and (34) are connected to each other, and the midpoint of this connection is grounded through a constant current source (35). Also MO3 element (33) (34
) are connected to the power supply terminal (38) through resistors (36, 37), respectively, and output terminals (39, 40) are led out from these drains, respectively.

従ってこの回路において、入力電位ＶＩＮが参照電位Ｖ
ＲＰより少しでも高いときはＭＯ５ｆｆｉ子（３４）が
オン（３３）がオフとなって出力端子（３９）に塩出さ
れる出力電位ＶＯＴが高電位になる。また入力電位ＶＩ
Ｎが参照電位ｖＲｐより少しでも低いときは出力電位ｖ
ｏ’ｒが低電位になる。なお出力端子（４０）には上述
と逆の変化をする反転の出力電位ＶＯＴが取出される。Therefore, in this circuit, the input potential VIN is the reference potential V
When it is even slightly higher than RP, the MO5ffi element (34) is turned on (33) is turned off, and the output potential VOT outputted to the output terminal (39) becomes a high potential. Also, the input potential VI
When N is even slightly lower than the reference potential vRp, the output potential v
o'r becomes a low potential. Note that an inverted output potential VOT that changes in the opposite manner to that described above is taken out from the output terminal (40).

ところがこの回路において、入力電位ＶＩＮと参照電位
ＶＲＦが等しいときは、本来は２つの出力電位がＶＯＴ
”ＶＯＴとなるはずである。しかしながら上述の回路に
おいて、ＭＯＳ素子（３３）　　（３４）のスレショル
ド電圧ｖ　ｔｈ、相互コンダクタンス８ｍ１抵抗器（３
６）　　（３７）の抵抗値のばらつき等によって、必ず
しもＶＯＴ−ＶＯＴとならない、すなわち無視できない
入力換算雑音が存在し、このためこの回路を高精度のＡ
Ｄ変換回路等に使用することができなかった。However, in this circuit, when the input potential VIN and the reference potential VRF are equal, the two output potentials are originally VOT.
However, in the above circuit, the threshold voltage v th of the MOS elements (33) (34), the transconductance of the 8m1 resistor (3
6) Due to variations in the resistance value in (37), etc., VOT-VOT is not necessarily achieved, that is, there is input conversion noise that cannot be ignored.
It could not be used for D conversion circuits, etc.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上述べたように従来の技術では、入力換算雑音によっ
て高精度のコンパレートを行うごとができないなどの問
題点があった。As described above, the conventional technology has problems such as the inability to perform high-precision comparison due to input conversion noise.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、差動接続された一方及び他方の能動素子（３
１（５１に入力電位ＶＩＮと参照電位ＶＲＦが供給され
てなる差動型コンパレータにおいて、不要期間に上記一
方及び他方の能動素子に共通に上記参照電位を供給し、
この期間に出力に流される電流を第２の差動接続された
能動素子（１３）　　（１５）の回路に記憶し、有効期
間にこの記憶された電流を上記出力から減算するように
した差動型コンパレータである。The present invention provides one and the other differentially connected active elements (3
1 (in a differential comparator in which an input potential VIN and a reference potential VRF are supplied to 51, the reference potential is commonly supplied to the one active element and the other active element during an unnecessary period,
The current flowing through the output during this period is stored in the circuit of the second differentially connected active elements (13) (15), and this stored current is subtracted from the output during the effective period. It is a type comparator.

〔作用〕[Effect]

これによれば、不要期間に回路のオフセット電流が検出
され、有効期間にこの電流が補正されることによって入
力換算雑音が除去されるので、極めて高精度のコンパレ
ートを行うことができる。According to this, the offset current of the circuit is detected during the unnecessary period, and this current is corrected during the valid period, thereby eliminating input conversion noise, so that extremely high precision comparison can be performed.

〔実施例〕〔Example〕

第１図において、参照電位ＶＲＦの供給される端子（１
）がＭＯＳ素子（２）のゲートに接続されると共に、入
力電位ＶＩＮの供給される端子（３）がゲート回路（４
）を通じてＭＯＳ素子（５）のゲートに接続され、さら
に端子（１１がゲート回路（６）を通じてＭＯＳ素子（
５）のゲートに接続される。またＭＯＳ素子（２）　（
５）のソースが互いに接続されこの接続中点が定電流源
（７）を通じて接地される。さらにＭＯＳ素子（２）　
＋５１のドレインがそれぞれ抵抗器＋８）　（’１１を
通じ°ζ電源端子（１０）に接続されると共に、このド
レインからそれぞれ出力端子（１１）　　（１２）が導
出される。In FIG. 1, a terminal (1
) is connected to the gate of the MOS element (2), and the terminal (3) to which the input potential VIN is supplied is connected to the gate circuit (4).
) to the gate of the MOS element (5), and the terminal (11) is connected to the gate of the MOS element (5) through the gate circuit (6).
5) is connected to the gate. Also, MOS element (2) (
5) are connected to each other, and the midpoint of this connection is grounded through a constant current source (7). Furthermore, MOS element (2)
The drains of +51 are respectively connected to the °ζ power supply terminal (10) through resistors +8) ('11), and output terminals (11) and (12) are led out from these drains, respectively.

さらにこの回路において、ＭＯＳ素子（２）と出力端子
（１１）との接続点がＭＯＳ素子（１３）のドレインに
接続されると共にゲート回路（１４）を通じてＭＯ３ｉ
子（１３）のゲートに接続され、またＭＯＳ素子（８）
と出力端子（１２）との接続点がＭＯＳ素子（１５）の
ドレインに接続されると共にゲート回路（１６）を通じ
てＭＯＳ素子（１５）のゲートに接続され、Ｍ　ＯＳ素
子（１３）　　（１５）のソースが互いに接続されこの
接続点が定電流源（１７）を通じて接地される。Furthermore, in this circuit, the connection point between the MOS element (2) and the output terminal (11) is connected to the drain of the MOS element (13), and the MO3i
MOS element (8)
The connection point between the output terminal (12) and the output terminal (12) is connected to the drain of the MOS element (15), and is also connected to the gate of the MOS element (15) through the gate circuit (16). The sources are connected together and this connection point is grounded through a constant current source (17).

そしてこの回路において、ゲート回路（４）が有効期間
φに導通されると共に、ゲート回路（６）（１４）（１
６）が不要期間子に導通される。In this circuit, the gate circuit (4) is turned on during the valid period φ, and the gate circuit (6) (14) (1
6) is conducted to the unnecessary period child.

この回路において、有効期間φにゲート回路（４）が導
通され他が遮断されると、端子（１１からの参照電位Ｖ
ＲＦと端子（３）からの入力電位Ｖｕｓ’）＜ＭＯＳ素
子＋２１１５）のゲートに供給されてコンパレートが行
われる。In this circuit, when the gate circuit (4) is turned on and the others are cut off during the valid period φ, the reference potential V from the terminal (11)
Comparison is performed by supplying RF and the input potential Vus' from the terminal (3) to the gate of the MOS element +2115).

これに対して不要期間Ｔにゲート回路（６１（１４）（
１６）が導通されゲート回路（４）が遮断されると、端
子（１１からの参照電位ＶＲＦがＭＯ５ｆｆｉ子（２１
＋５１（７）　ケートに共通に供給され、このとき素子
のばらつき等によって発生されるオフセント電流がＭ　
ＯＳ素子（１３）　　（１５）等の回路に供給される。On the other hand, during the unnecessary period T, the gate circuit (61(14)(
When the gate circuit (4) is turned on and the gate circuit (4) is cut off, the reference potential VRF from the terminal (11) becomes the MO5ffi terminal (21).
+51(7) is commonly supplied to the gate, and at this time, the offset current generated due to element variations etc.
It is supplied to circuits such as the OS elements (13) and (15).

そしてこの場合に、ゲート回路（１４）　　（１６）が
導通されていることからＭＯＳ素子（１３）　　（１５
）はダイオード構成となり、上述のオフセント電流がＭ
ＯＳ素子（１３）　　（１５）に流されると共にこれに
対応する電圧がＭＯＳ素子（１３）　　（１５）のゲー
ト容量に充電される。In this case, since the gate circuits (14) (16) are conductive, the MOS elements (13) (15
) has a diode configuration, and the above-mentioned offset current is M
The voltage is applied to the OS elements (13) (15) and the corresponding voltage is charged to the gate capacitance of the MOS elements (13) (15).

これによってこの後の有効期間φにゲート回路（４）が
導通され他が遮断されると、ＭＯ３ｆｆｉ子（１３）（
１５）にはゲート容量に充電された電圧によって不要期
間Ｔと同じ電流が流れ続け、この気流が出力端子（１１
）　　（１２）に取出される信号から減算されることに
よって出力端子（１１）　　（１２）には上述のオフセ
ットの除去された出力電位ＶＯＴ、　　ＶＯＴが出力さ
れる。As a result, when the gate circuit (4) becomes conductive and the others are cut off during the subsequent valid period φ, the MO3ffi element (13) (
15), the same current as in the unnecessary period T continues to flow due to the voltage charged in the gate capacitance, and this airflow flows to the output terminal (11
) (12), the output potentials VOT and VOT from which the above-mentioned offset has been removed are output to the output terminals (11) and (12).

従ってこの回路において、有効期間φにＶ　ＩＮ　＝Ｖ
ＲＦになると、出力端子（１１）　　（１２）にはＶ　
ＯＴ　＝ＶＯＴの信号が出力され、いわゆる入力換算雑
音の除去された高精度のコンパレート出力を得ることが
できる。Therefore, in this circuit, V IN =V during the effective period φ
When it comes to RF, the output terminals (11) and (12) have V
A signal of OT=VOT is output, and a highly accurate comparator output from which so-called input conversion noise is removed can be obtained.

こうしてコンパレートが行われるわけであるが、上述の
回路によれば有効期間に入力換算雑音が除去され高精度
のコンパレートを行うことができるので、これを用いて
高精度、高分解能のＡＤ変換回路等を得ることができる
。Comparison is performed in this way. According to the above-mentioned circuit, input conversion noise is removed during the effective period and high-precision comparison can be performed, so this can be used to perform high-precision, high-resolution AD conversion. You can obtain circuits etc.

また上述の回路において、入力換算雑音が逐時除去され
るので、いわゆる１／ｆノイズが除去され、Ｓ／Ｎを向
上させることができる。Furthermore, in the above-described circuit, since input conversion noise is removed one by one, so-called 1/f noise is removed, and the S/N ratio can be improved.

さらに各素子のｖｔｈのばらつきが回路的に補正される
ので、ＭＯ３素子！２）　（５１等のサイズを大きくし
てこのばらつきを減少させるなどの必要がなくなり、小
さいサイズの素子を用いてより高速の動作を行わせるこ
とができる。Furthermore, variations in vth of each element are corrected by the circuit, so MO3 elements! 2) (It is no longer necessary to increase the size of elements such as 51 to reduce this variation, and it is possible to perform higher-speed operation using smaller-sized elements.

なお上述の回路でＭＯ３素子（１３）　　（１５）で構
成される補正回路はオフセントの吸収り１作だけなので
小さいサイズの素子を用いることができ、この補正回路
を小さい範囲で小さい消費電力で実現することができる
。In addition, in the above circuit, the correction circuit composed of the MO3 elements (13) (15) only has one function for absorbing the offset, so it is possible to use small-sized elements, and this correction circuit can be realized in a small range with low power consumption. can do.

さらに第２図は、上述の抵抗器ｆ８１　（９）の代わり
にＭＯ３素子（２１）　　（２２）によるカレントミラ
ーを用いてさらに高利得の回路を構成した場合で、この
場合にＭＯ３素子（１３）に供給される電圧を電源電圧
Ｖｃｃのｌ／２、またＭ　ＯＳ素子（１３）　　（１５
）のドレイン間にもカレントミラー（ＭＯ５素子（２４
）　　（２５）　）を設けることによって、Ｖ　ｃｃ／
　２を中心とした論理出力を得ることができる。なお図
の例では出力端子（１２）には反転の電流出力１０Ｔが
出力される。Furthermore, FIG. 2 shows a case where a current mirror with MO3 elements (21) (22) is used in place of the above-mentioned resistor f81 (9) to construct a higher gain circuit; in this case, the MO3 element (13) 1/2 of the power supply voltage Vcc, and MOS elements (13) (15
) is also connected between the drains of the current mirror (MO5 element (24
) (25) ) By providing V cc/
It is possible to obtain a logic output centered around 2. In the illustrated example, an inverted current output 10T is output to the output terminal (12).

こうしてこの回路においても入力換算雑音が除去され、
高精度のコンパレートを行うことができる。In this way, input-referred noise is also removed in this circuit,
Highly accurate comparison can be performed.

〔発明の効果〕 この発明によれば、不要期間に回路のオフセット電流が
検出され、有効期間にこの電流が補正されることによっ
て入力換算雑音が除去されるので、極めて高精度のコン
パレートを行うことができるようになった。[Effects of the Invention] According to the present invention, the offset current of the circuit is detected during the unnecessary period, and this current is corrected during the valid period, thereby removing input conversion noise, so that extremely high-precision comparator can be performed. Now I can do it.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の技術の説明のための図である。 （１）　（３１は端子、（２１（５）　（１３）　　（
１５）はＭＯ３素子、（４１（６１（１４）　　（１６
）はゲート回路、（７１（１７）は定電流源、ｆ８）　
（９）は抵抗器、（ｌＯ）は電源端子、（１１）（１２
）は出力端子である。FIG. 1 is a block diagram of an example of the present invention, FIG. 2 is a diagram for explaining the same, and FIG. 3 is a diagram for explaining a conventional technique. (1) (31 is a terminal, (21(5) (13) (
15) is MO3 element, (41(61(14) (16
) is a gate circuit, (71 (17) is a constant current source, f8)
(9) is a resistor, (lO) is a power supply terminal, (11) (12
) is the output terminal.

Claims (1)

【特許請求の範囲】 差動接続された一方及び他方の能動素子に入力電位と参
照電位が供給されてなる差動型コンパレータにおいて、 不要期間に上記一方及び他方の能動素子に共通に上記参
照電位を供給し、 この期間に出力に流される電流を第２の差動接続された
能動素子の回路に記憶し、 有効期間にこの記憶された電流を上記出力から減算する
ようにした差動型コンパレータ。[Claims] In a differential comparator in which an input potential and a reference potential are supplied to one and the other differentially connected active elements, the reference potential is commonly supplied to the one and the other active elements during an unnecessary period. A differential comparator that supplies a current flowing through the output during this period to a circuit of a second differentially connected active element, and subtracts this stored current from the output during a valid period. .