JPS63100552A - Memory access controlling system - Google Patents
Memory access controlling systemInfo
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- JPS63100552A JPS63100552A JP24666986A JP24666986A JPS63100552A JP S63100552 A JPS63100552 A JP S63100552A JP 24666986 A JP24666986 A JP 24666986A JP 24666986 A JP24666986 A JP 24666986A JP S63100552 A JPS63100552 A JP S63100552A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリアクセス制御方式、特に複数個の要求装
置からインターレース動作を指定してアクセス可能な記
憶装置におけるメモリアクセス制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory access control method, and particularly to a memory access control method for a storage device that can be accessed by specifying interlaced operation from a plurality of requesting devices.
（従来の技術）
従来のこの種のメモリアクセス制御方式は、複数個のメ
モリバンクのいずれかが動作中にはサイクルビジー信号
を発生するビジー制御回路と、要求装置からのメモリリ
クエストに応答し上記のサイクルビジー信号に基づきア
クセプト信号を返送するリクエスト受付制御回路とを備
え、いずれのメモリバンクも動作中でないときにのみ、
アクセプト信号を返すようにしている。(Prior Art) This type of conventional memory access control system includes a busy control circuit that generates a cycle busy signal when one of a plurality of memory banks is in operation, and a busy control circuit that responds to a memory request from a requesting device and and a request reception control circuit that returns an accept signal based on the cycle busy signal, and only when none of the memory banks is in operation.
I am trying to return an accept signal.
（発明が解決しようとする問題点）
このような従来方式においては、インターレース時にお
けるサイクリビジー信号は、ノンインターレース時にお
けるものよシ長くなシ、アクセプト信号はサイクルビジ
ー信号に基づいて返送するようにしているため、インタ
ーレース動作の開始メモリバンクと同一のメモリバンク
に対するメモリリクエストが入力しても、開始メモリパ
ンクの動作は終了しているので受付は可能な筈であるに
も拘わらず、アクセプト信号が返送されるのは１〜数ク
ロツクサイクル後となシ、それだけ記憶装置の性能が損
なわれるこになるという問題点がある。(Problems to be Solved by the Invention) In such conventional systems, the cycle busy signal during interlacing is longer than that during non-interlacing, and the accept signal is returned based on the cycle busy signal. Therefore, even if a memory request is input for the same memory bank as the starting memory bank of the interlaced operation, the acceptance signal is not received even though it should be possible to accept it because the starting memory puncture operation has finished. The problem is that the data is returned only after one to several clock cycles, which impairs the performance of the storage device.
（問題点を解決するための手段）
本発明の方式は、インターレース動作が可能な複数個の
メモリバンクに対するメモリアクセス制御方式において
、
要求装置からメモリリクエストに応答してアクセット信
号を返送するための制御を行うリクエスト受付制御回路
と、
メモリバンクのいずれかが動作中にはサイクルビジー信
号を発生するビジー制御回路と、メモリリクエストと共
に入力するバンクアドレスｔ−１メモリサイクルだけ遅
延させて出力する開始バンクアドレス回路と、
開始バンクアドレス回路の出力と上記のように１メモリ
サイクル後に入力するメモリリクエストのバンクアドレ
スとを比較するバンク比較回路と、この比較の結果が一
致であるときにはサイクルビジー信号が発生していても
これを抑止したビジー信号を生成するビジー信号生成回
路。(Means for Solving the Problems) The method of the present invention is a memory access control method for a plurality of memory banks capable of interlaced operation. A request reception control circuit that performs control, a busy control circuit that generates a cycle busy signal when any of the memory banks is in operation, and a start bank that outputs a bank address input with a memory request with a delay of t-1 memory cycles. An address circuit, a bank comparison circuit that compares the output of the start bank address circuit with the bank address of the memory request input after one memory cycle as described above, and when the result of this comparison is a match, a cycle busy signal is generated. A busy signal generation circuit that generates a busy signal that suppresses this even if it is busy.
と金設け、上記リクエスト受付制御回路はビジー信号に
基づきアクセプト信号を返却するようにしたことを特徴
とする。Furthermore, the request reception control circuit is characterized in that it returns an accept signal based on a busy signal.
（実施例） 次に本発明の実施例について図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
篤１図を参照すると、本実施例はリフスト受付制御回路
ｌ、ビジー制御回路２、開始バンクアドレス回路３、バ
ンク比較回路４、論理和回路、アドレス制御回路６．２
つのタイミング回路７，８および２つのメモリバンク９
，１０から構成され、２ウエイのインターレース動作が
可能な記憶装置である。Referring to Figure 1, this embodiment includes a lift reception control circuit 1, a busy control circuit 2, a start bank address circuit 3, a bank comparison circuit 4, an OR circuit, and an address control circuit 6.2.
one timing circuit 7, 8 and two memory banks 9
, 10, and is capable of two-way interlace operation.
本記憶装置は、演算処理製雪、入出力処理装置等の要求
装置と共通バス接続され（図示省略）、これら要求装置
からメモリリクエスト（以下リクエストと記す）１１が
バンクアドレス１４と共に入力すると、リクエスト受付
制御回路１はビジー信号１８に基づいてアクセット信号
１３を要求装置に返送する。アクセプト信号１３を受取
ることによって本記憶装置へのアクセスが許可され九こ
と管知った要求装置はアドレス信号２７やコマンド１２
およびデータ（書込動作時のみ。図示省略）を本記憶装
置に出力して、コマンド１２で指定されたアクセス動作
を行うことになる。This storage device is connected to a common bus with requesting devices such as arithmetic processing units, input/output processing devices, etc. (not shown), and when a memory request (hereinafter referred to as a request) 11 is input together with a bank address 14 from these requesting devices, the request The reception control circuit 1 returns the access signal 13 to the requesting device based on the busy signal 18. By receiving the accept signal 13, the requesting device is granted access to the storage device, and the requesting device receives the address signal 27 and the command 12.
and data (only during write operation, not shown) are output to this storage device, and the access operation specified by command 12 is performed.
ビジー制御回路２は、リクエスト受付制御回路ｌがコマ
ンド１２に基づいて出力するモード信号によシ、メモリ
バンク９と１０のいずれか一つでも動作中であれば論理
＠０”となるサイクルビジー信号１７と、サイクル信号
２１とを発生する。The busy control circuit 2 generates a cycle busy signal which becomes logic @0'' if any one of the memory banks 9 and 10 is in operation, depending on the mode signal output by the request reception control circuit l based on the command 12. 17 and a cycle signal 21.
開始バンクアドレス回路３は、アドレス信号２７のうち
の最下位ビットの１クロツクサイクル前の信号であるバ
ンクアドレス１４ｉサイクル信号２１に応答して、コマ
ンド１２で定まる（ｌメモリサイクル−１クロツクサイ
クル）だけ遅延させた遅延バンクアドレス１９′に出力
する。The start bank address circuit 3 responds to the bank address 14i cycle signal 21, which is a signal one clock cycle before the least significant bit of the address signal 27, to the start bank address circuit 3, which is determined by the command 12 (l memory cycle - 1 clock cycle). ) is output to the delay bank address 19'.
バンク比較回路４は、リクエスト受付制御回路１がコマ
ンド１２に基づいて出力するタイミング信号（メモリサ
イクル内の最終クロックサイクルに当る）１６によシ遅
延バンクアドレス１９と開始バンクアドレス１４とを比
較し、一致すれば論理”１″″の一致信号２０を出力す
る。論理和回路５はサイクルビジー信号１７と一致信号
２０の論理和をとってビジー信号１８を生成する。The bank comparison circuit 4 compares the delay bank address 19 and the start bank address 14 using a timing signal (corresponding to the final clock cycle in the memory cycle) 16 outputted by the request reception control circuit 1 based on the command 12. If they match, a match signal 20 of logic "1" is output.The OR circuit 5 takes the logical sum of the cycle busy signal 17 and the match signal 20 to generate a busy signal 18.
アドレス制御回路６は、アドレス信号２７内の最下位ビ
ットが論理＠０”か＠１”かに応じて、最下位ビットの
直上ビットをそれぞれメモリバンク９（２３で示す）か
１０（２４で示す）に供給する。なお、アドレス信号２
７の内の他Ｏビット２２はメモリバンク９とｌＯに共通
して供給される。The address control circuit 6 selects the bit immediately above the least significant bit from memory bank 9 (indicated by 23) or 10 (indicated by 24) depending on whether the least significant bit in the address signal 27 is logic @0" or @1". ). Note that address signal 2
The other O bit 22 of 7 is commonly supplied to memory bank 9 and lO.
タイミング発生回路７と８はそれぞれメモリバンク９と
１０に対応し、ダイナミックＭＯＳメモリで構成される
メモリバ／り９および１０のメモリ動作に必要ないっさ
いの信号群２５と２６、たとえばロウアドレス（ＲＡＳ
）やカラムアドレス（ＣＡＳ）’ｉモード信号１５とア
ドレス信号２７の最下位ビットとに基づいて発生する。Timing generation circuits 7 and 8 correspond to memory banks 9 and 10, respectively, and generate all signal groups 25 and 26 necessary for memory operation of memory banks 9 and 10 constituted by dynamic MOS memories, such as row address (RAS).
) and column address (CAS)' are generated based on the i-mode signal 15 and the least significant bit of the address signal 27.
次に、第２図に示すタイミングチャートに基づき本実施
例の動作を説明する。第２図はインターレース動作時の
ものである。Next, the operation of this embodiment will be explained based on the timing chart shown in FIG. FIG. 2 shows the state during interlaced operation.
先ず、要求装置はリフニス）１１とバンクアドレス１４
を記憶装置に出力して記憶装置の使用要求を行う（第２
図のタイミングＴＩ ）、リクエスト１１はリクエスト
受付制御回路ｌに入力し、この時のビジー信号１８が論
理＠１′″（高レベル）か論理＠０”（低レベル）かに
応じて、リクエスト受付制御回路ｌが要求装置にアクセ
プト信号１３を返送したり、しなかったりする。First, the requesting device is Rifnis) 11 and bank address 14.
is output to the storage device to request the use of the storage device (second
At timing TI in the figure), the request 11 is input to the request reception control circuit l, and the request is accepted depending on whether the busy signal 18 at this time is logic @1''' (high level) or logic @0'' (low level). The control circuit 1 may or may not return an accept signal 13 to the requesting device.
ビジー信号１８は、前回のメモリサイクルにおけるサイ
クルビジー信号１７と一致信号２０との論理和によって
定まる。さらに、サイクルビジー信号１７は前回のメモ
リサイクルにおけるメモリバンク９と１０の各使用状態
を示すバンクタイミング２５′と２６′が論理＠１”（
使用中を示す）のときに論理＠０”となシ、一致信号２
０はタイミングＴ１で入力したバンクアドレス１４（Ａ
とする）と前回のメモリサイクルにおける遅延バンクア
ドレス１９（Ｗとする）とが一致するとき論理＠１″と
なる。第２図の例ではタイミングＴ１において一致信号
２０は論理１０＠であるが、サイクルビジー信号１７が
論理＠１″″のため、ビジー信号１８は論理１１″″と
なり、この結果、アクセプト信号１３が返送されること
になる。The busy signal 18 is determined by the logical sum of the cycle busy signal 17 and the match signal 20 in the previous memory cycle. Furthermore, the cycle busy signal 17 has bank timings 25' and 26' indicating the respective usage states of memory banks 9 and 10 in the previous memory cycle at logic @1'' (
Logic @0” when the signal is in use), match signal 2
0 is the bank address 14 (A
When the delayed bank address 19 (denoted as W) in the previous memory cycle matches, the logic becomes @1''. In the example of FIG. 2, the match signal 20 is the logic 10@ at timing T1, but Since the cycle busy signal 17 is logic @1"", the busy signal 18 becomes logic 11"", which results in the acceptance signal 13 being returned.
アクセプト信号１３を受取った要求装置はコマンド１２
とアドレス信号２７とを記憶装置に出力する。コマンド
（本例ではインターレース動作を指定）１２は３）クエ
スト受付制御回路ｌに入力し、リクエスト受付制御回路
ＩＦｉこれを解続してモード信号１５を出力する。モー
ド信号１５は、メモリバンク９，１００単独（ノンイン
ターレース）動作やインターレース動作の指定の他、メ
モリバンクがダイナミックＭＯＳメモリで構成されると
きのニブルモード、ベージモード、スタティックカラム
モード等の動作を指定できる。The requesting device receives the accept signal 13 and sends the command 12.
and address signal 27 to the storage device. The command 12 (specifying interlaced operation in this example) is inputted to 3) the QUEST reception control circuit l, which is connected to the request reception control circuit IFi and outputs a mode signal 15. The mode signal 15 specifies operation such as nibble mode, page mode, static column mode, etc. when the memory bank is configured with dynamic MOS memory, in addition to specifying the independent (non-interlace) operation or interlace operation of the memory banks 9 and 100. can.
ビジー制御回路２はモード信号１５に応じて長さが定ま
るサイクルビジー信号１７とサイクル信号２１とを発生
する。サイクル信号２１は開始バンクアドレス回路３に
入力し、先にタイミングＴｌで開始バンクアドレス回路
３に入力しているバンクアドレス１４を、このときの１
メモリサイクル（５クロツクサイクル）だけ遅延させた
遅延バンクアドレス１９（Ａである）を出力する（タイ
ミングＴｓ）。The busy control circuit 2 generates a cycle busy signal 17 and a cycle signal 21 whose lengths are determined according to the mode signal 15. The cycle signal 21 is input to the start bank address circuit 3, and the bank address 14, which was previously input to the start bank address circuit 3 at timing Tl, is changed to 1 at this time.
A delayed bank address 19 (A) delayed by memory cycles (5 clock cycles) is output (timing Ts).
遅延バンクアドレス１９は、リクエスト受付制御回路１
がこのときのメモリサイクルに合せて出力するタイミン
グ信号１６に応答してタイミングＴ・においてバンクア
ドレス１４とバンク比軟回路４で比軟される。このとき
のバンクアドレス１４が、第２図に示すように人であれ
ば一致信号２０が論理＠１′ｍとなる。The delay bank address 19 is the request reception control circuit 1
is softened by the bank address 14 and the bank ratio softening circuit 4 at timing T. in response to the timing signal 16 output in accordance with the memory cycle at this time. If the bank address 14 at this time is a person as shown in FIG. 2, the match signal 20 becomes logic @1'm.
一方、モード信号１５とアドレス信号２７の最下位ビッ
トはタイミング発生回路２５および２６に入力し、タイ
ミング発生回路７，８は前述のような信号群２５，２６
ｉ発生する。これらの信号群２５，２６のうちのバンク
タイミング２５’、２６’は、モード信号１５がメモリ
バンク９と１０のインターレース動作を指定しているた
め、第２図に示すように１クロツクサイクルだけ位相が
ずれたものになる。この結果、サイクルビジー信号１７
は、ノンインターレース動作時にはタイミングＴ２−Ｔ
６の間が論理＠０”であるのに対し、タイミングＴｚ〜
Ｔ６の間で論理＠Ｏ”となる。On the other hand, the least significant bits of the mode signal 15 and the address signal 27 are input to the timing generation circuits 25 and 26, and the timing generation circuits 7 and 8 generate the signal groups 25 and 26 as described above.
i occurs. The bank timings 25' and 26' of these signal groups 25 and 26 are only one clock cycle, as shown in FIG. The phase will be shifted. As a result, the cycle busy signal 17
is the timing T2-T during non-interlaced operation.
6 is logic @0'', while timing Tz~
The logic becomes @O” during T6.
しかし、一致信号２０が、前述のように論理”１”とな
っているので、論理和回路５においてサイクルビジー信
号１７の論理＠０”期間が１クロツクサイクルだけ短縮
化され、この結果、ビジー信号１８はノンインターレー
ス時と同様にタイミングＴ２〜Ｔ６の間が論理″″０”
となり、従って７クセブト信号１３の返送も１クロツク
サイクルだけ早まることになる。However, since the match signal 20 is at logic "1" as described above, the logic @0" period of the cycle busy signal 17 is shortened by one clock cycle in the OR circuit 5, and as a result, the busy signal 17 is shortened by one clock cycle. Signal 18 is logic ``0'' between timings T2 and T6, as in the case of non-interlace.
Therefore, the return of the 7-set signal 13 is also accelerated by one clock cycle.
（発明の効果）
本発明によれは、以上に詳述したように、メモリバンク
の使用状態を示すバンクタイミングから定まるサイクル
ビジー信号を、バンクアドレスト前回のバンクアドレス
との比較結果によって抑止したビジー信号を生成し、こ
のビジー信号に基づいてアクセプト信号を返送するよう
な構成を採用することによ）、インターレース時に２け
るアクセプト信号の返送を１１数クロツクサイクルだけ
早期化できるようになるため、メモリのスループットを
向上させるという効果がある。(Effects of the Invention) As described in detail above, the present invention provides a busy signal that suppresses the cycle busy signal determined from the bank timing indicating the usage state of the memory bank based on the result of comparing the bank address with the previous bank address. By adopting a configuration that generates a busy signal and returns an accept signal based on this busy signal, it is possible to accelerate the return of an accept signal by 11 clock cycles during interlacing. This has the effect of improving memory throughput.
第１図は本発明の一実施例を示し、第２図は本実施例の
タイミングチャートを示す。FIG. 1 shows an embodiment of the present invention, and FIG. 2 shows a timing chart of this embodiment.
Claims (1)
するメモリアクセス制御方式において、要求装置からの
メモリリクエストに応答してアクセスプト信号を返送す
るための制御を行うリクエスト受付制御回路と、 前記メモリバンクのいずれかが動作中にはサイクルビジ
ー信号を発生するビジー制御回路と、前記メモリリクエ
ストと共に入力するバンクアドレスを１メモリサイクル
だけ遅延させて出力する開始バンクアドレス回路と、 該開始バンクアドレス回路の出力と前記１メモリサイク
ル後に前記入力するメモリリクエストのバンクアドレス
とを比較回路と、 該比較の結果が一致であるときには前記サイクルビジー
信号が発生していてもこれを抑止したビジー信号を生成
するビジー信号生成回路、 とを設け、前記リクエスト受付制御回路は該ビジー信号
に基づき前記アクセプト信号を返却するようにしたこと
を特徴とするメモリアクセス制御方式。[Scope of Claims] In a memory access control method for a plurality of memory banks capable of interlace operation, a request reception control circuit performs control for returning an access signal in response to a memory request from a requesting device; a busy control circuit that generates a cycle busy signal when any of the memory banks is in operation; a start bank address circuit that delays a bank address input with the memory request by one memory cycle and outputs the bank address; and the start bank address. a circuit that compares the output of the circuit with the bank address of the input memory request after the one memory cycle, and when the comparison result is a match, generates a busy signal that suppresses the cycle busy signal even if it is generated; A memory access control system comprising: a busy signal generating circuit for generating a busy signal, wherein the request reception control circuit returns the accept signal based on the busy signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24666986A JPS63100552A (en) | 1986-10-17 | 1986-10-17 | Memory access controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24666986A JPS63100552A (en) | 1986-10-17 | 1986-10-17 | Memory access controlling system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100552A true JPS63100552A (en) | 1988-05-02 |
Family
ID=17151851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24666986A Pending JPS63100552A (en) | 1986-10-17 | 1986-10-17 | Memory access controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100552A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03255553A (en) * | 1990-03-05 | 1991-11-14 | Nec Corp | Storage device |
| GB2530017A (en) * | 2014-08-26 | 2016-03-16 | Advanced Risc Mach Ltd | Double pumped memory techniques |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
-
1986
- 1986-10-17 JP JP24666986A patent/JPS63100552A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9627022B2 (en) | 2014-08-26 | 2017-04-18 | Arm Limited | Double pumped memory techniques |
| GB2530017B (en) * | 2014-08-26 | 2020-05-13 | Advanced Risc Mach Ltd | Double pumped memory techniques |
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