JPS6297200A - Control memory - Google Patents
Control memoryInfo
- Publication number
- JPS6297200A JPS6297200A JP60237969A JP23796985A JPS6297200A JP S6297200 A JPS6297200 A JP S6297200A JP 60237969 A JP60237969 A JP 60237969A JP 23796985 A JP23796985 A JP 23796985A JP S6297200 A JPS6297200 A JP S6297200A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- input terminal
- output
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、制御メモリに関し、特に、ディジタル通信の
分野において、時分割交換スイッチ等を制御するランダ
ム書き込み、シーケンシャル読み出しの制御メモリに関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a control memory, and in particular, to a control memory for random writing and sequential reading for controlling time division switching switches and the like in the field of digital communications.
従来の技術
従来、この種の制御メモリはランダムアクセスメモリ（
以後１？ＡＭと略記する）を使用したものであり、−例
を第３図に示す。第３図の動作波形を第４図に示す。第
３図の目はＲＡＭであり、そのアドレス人力は、カウン
タＩ２が発生するシーケンシャル読み出しアドレス２０
と、入力端子１７から入力されるランダム書き込みアド
レス２２を選択信号２１で制御される選択回路１３で交
互に切替えられ与えられる。ＲＡＭ １１の内容を書き
替える場合には入力端子＋７にアドレス信号２２と入力
端子１５にデータ信号２３を設定し、選択回路１３が、
ランダム書き込みアドレスを選択しているタイミングに
、入力端子１Ｂよりライトイネーブルパルス２４を入力
することで実行される。ＲＡＭ １１のデ゛−タ出力２
５は選択回路１３により交互に与えられるシーケンシャ
ル読み出しアドレスとランダム書き込みアドレスによっ
て出力されるが、Ｄタイプフリップフロップ！４にはシ
ーケンシャル読み出しアドレスによって出力されるデー
タのみをラッチするタイミングに入力端子１８よりクロ
ック信号が入力されて、Ｄタイプフリップフロップ１４
の出力端子１９にはシーケンシャル読み出しアドレス２
０で読み出したデータ出力のみで並んだデータ信号２７
が出力される。第４図はタイムスロットＴＳＩをデータ
ａで書き替えた場合を示したものである。Conventional technology Traditionally, this type of control memory is a random access memory (
1 after that? (abbreviated as AM) is used, and an example is shown in FIG. FIG. 4 shows the operating waveforms of FIG. 3. The eye in FIG. 3 is the RAM, whose address is the sequential read address 20 generated by the counter I2.
The random write address 22 input from the input terminal 17 is alternately switched and given by the selection circuit 13 controlled by the selection signal 21. When rewriting the contents of the RAM 11, the address signal 22 is set to the input terminal +7 and the data signal 23 is set to the input terminal 15, and the selection circuit 13
This is executed by inputting the write enable pulse 24 from the input terminal 1B at the timing when the random write address is selected. RAM 11 data output 2
5 is output by sequential read addresses and random write addresses alternately given by the selection circuit 13, but is a D type flip-flop! A clock signal is inputted from the input terminal 18 to the D-type flip-flop 14 at the timing to latch only the data output by the sequential read address.
The output terminal 19 of the sequential read address 2
Data signal 27 lined up with only data output read at 0
is output. FIG. 4 shows the case where time slot TSI is rewritten with data a.
発明が解決しようとする問題点
しかしながら、上述した従来の回路構成では、ランダム
書き込みアドレス信号は通常バイナリ信号であるために
複数体（第３図ではｍ本）の信号を引込む必要があり、
特に、制御メモリを複数箇所に必要とする装置の場合に
は、ランダム書き込みアドレス信号の発生部から、複数
の信号を各々の制御メモリに配線することとなり、装置
構成上の不利となる。Problems to be Solved by the Invention However, in the conventional circuit configuration described above, since the random write address signal is usually a binary signal, it is necessary to input a plurality of signals (m in FIG. 3).
In particular, in the case of a device that requires control memories in multiple locations, multiple signals must be wired from the random write address signal generator to each control memory, which is disadvantageous in terms of device configuration.
さらに、この種の制御メモリは、立上げ時にメモリの内
容が不定であるために、無効データに相当するイニシャ
ルデータでメモリの内容を統一する初期化という操作が
必要であるが、従来の回路構成ではメモリの全アドレス
に対し、１ワードごとにアドレス信号を設定して書き替
えを行う必要かあり、時間を要するという欠点があった
。Furthermore, since the contents of this type of control memory are undefined at startup, it is necessary to perform an initialization operation to unify the contents of the memory with initial data that corresponds to invalid data. However, it is necessary to set and rewrite address signals word by word for all addresses in the memory, which has the drawback of requiring time.
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な制御メモリを提供
することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a novel control memory which makes it possible to overcome the above-mentioned disadvantages inherent in the prior art.
問題点を解決するための手段
上記目的を達成するために、本発明に係る制御メモリは
、任意のシフト長を持ち出力と入力がフィードバンクの
パスによって接続されたシフトレジスタと、前記フィー
ドバックパスの間に設置されフィードバックパスを流れ
る信号を書き替える場合に選択信号により外部入力端子
からの信号を選択する選択回路とを具備して構成される
。Means for Solving the Problems In order to achieve the above object, a control memory according to the present invention comprises a shift register having an arbitrary shift length and whose output and input are connected by a feed bank path, and a feedback path. A selection circuit is installed between the external input terminals and selects a signal from an external input terminal using a selection signal when rewriting a signal flowing through a feedback path.
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図であり
、第２図は第１図に示した構成の動作を説明する動作波
形図である。第１図において、参照番号１はｎ＋１ビッ
トのシフト長を持つシフトレジスタを示し、該シフトレ
ジスタは入力端子３に与えられるクロック信号８により
シフトされる。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is an operational waveform diagram illustrating the operation of the configuration shown in FIG. In FIG. 1, reference number 1 indicates a shift register with a shift length of n+1 bits, which shift register is shifted by a clock signal 8 applied to an input terminal 3.
２は選択回路であり、入力端子５に与えられる選択制御
信号９により２つの入力信号の一方を選択して出力する
。選択回路２の一方の入力端子はシフトレジスタｌのデ
ータ出力端子と接続され、地方の入力端子は書き替えデ
ータの入力端子４に接続され、選択回路２の出力端子は
シフトレジスタ１のデータ入力端子及び読み出しブタの
出力端子６と接続されている。Reference numeral 2 denotes a selection circuit, which selects and outputs one of the two input signals in response to a selection control signal 9 applied to an input terminal 5. One input terminal of the selection circuit 2 is connected to the data output terminal of the shift register 1, the local input terminal is connected to the rewriting data input terminal 4, and the output terminal of the selection circuit 2 is connected to the data input terminal of the shift register 1. and is connected to the output terminal 6 of the readout port.
通常、選択回路２はシフトレジスタ１の出力側を選択し
ており、シフトレジスタ１は出力が入力にフィードパ、
ツクされた状態となっているためにｎ＋Ｌピント周期で
シフトレジスタ１に貯えられたデータは出力端子６から
出力される。Normally, the selection circuit 2 selects the output side of the shift register 1.
Since the shift register 1 is in the locked state, the data stored in the shift register 1 is outputted from the output terminal 6 at n+L focusing periods.
／フトレジスタ１に貯えられているデータを書き替える
場合には、書き替えデータの入力端子４に書き替えデー
タをセントし、書き替えるデータの出力されるタイミン
グに入力端子５の選択信号９を入力端子４側を選択する
極性とすれば、出力端子６に入力端子４にセットした書
き替えデータが出力され、同時にシフトレジスタ１には
入力端子４にセントした書き替えデータが貯えられる。/When rewriting the data stored in the foot register 1, input the rewrite data to the rewrite data input terminal 4, and input the selection signal 9 of the input terminal 5 at the timing when the data to be rewritten is output. If the polarity selects the terminal 4 side, the rewritten data set at the input terminal 4 is output to the output terminal 6, and at the same time, the rewritten data set at the input terminal 4 is stored in the shift register 1.
第２図は、ＴＳｌのタイミングで入力端子４側が選択さ
れ、入力端子４にセントされているπ−タａが出力端子
６の出力信号７にデータａとして現れ、同時にシフトレ
ジスタ１に貯えられるために次のｎ＋１ビット後のタイ
ムスロットＴＳＩにも出力信号７はデータａとなる。In Fig. 2, the input terminal 4 side is selected at the timing of TSL, and the π-data a sent to the input terminal 4 appears as data a in the output signal 7 of the output terminal 6, and is simultaneously stored in the shift register 1. The output signal 7 also becomes data a in the time slot TSI after n+1 bits.
発明の詳細
な説明したように、本発明によれば、従来の構成の書き
替え用のアドレス信号に相当する信号が選択回路の選択
制御信号であり、書き替えるデータの出力されるタイミ
ングにパルスを発生することにより、信号線が１本でよ
いという効果が得られる。As described in detail, according to the present invention, the signal corresponding to the address signal for rewriting in the conventional configuration is the selection control signal of the selection circuit, and a pulse is generated at the timing at which the data to be rewritten is output. By generating this signal, it is possible to obtain the effect that only one signal line is required.
さらに、全データをイニシャルデータに書き替える場合
には、書き替えデータとしてイニシャルデータをセット
し、選択信号として１周期幅以上のパルスを連続入力す
れば、１周期で制御メモリの内容がイニシャルデータに
書き替えられることから、イニシャル化が短期間に容易
に実行できるという効果があり、前述した様に複数箇所
に制御メモリを必要とする装置には存効な回路構成とな
る。Furthermore, when rewriting all data to initial data, if you set the initial data as the rewrite data and continuously input pulses with a width of one cycle or more as the selection signal, the contents of the control memory will be changed to the initial data in one cycle. Since it can be rewritten, it has the effect that initialization can be easily executed in a short period of time, and the circuit configuration is effective for devices that require control memories in multiple locations as described above.
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示された構成の動作波形図第３図は従来の
制御メモリの一例を示すブロック構成図、第４図は第３
図に示された構成の動作波形図である。
■００．シフトレジスタ、２．、、選択回路、３及び４
．５６．、入力端子、ｅ０６．出力端子７〜１０． 、
、動作波形、１１． 、 、ランダムアクセスメモリ
、＋２． 、 、カウンター、１３． 、 、選択回路
、＋４． 、 、 Ｄタイプフリップフロップ、１５及
び１８〜＋８．、、入力端子、＋９． 、 、出力端子
、２０〜２７、 、 、動作波形
特許出願人 日本電気株式会社
代 理 人 弁理士熊谷雄太部
第１図 ８：１０ｙｚ財 ′
９ ＋＋＋＋＋＋＋＋＋１０−べ ａ
−−−−一−−−−−−−−−−−−第２ 図FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure is an operational waveform diagram of the configuration shown in Figure 1. Figure 3 is a block configuration diagram showing an example of a conventional control memory.
FIG. 3 is an operational waveform diagram of the configuration shown in the figure. ■00. Shift register, 2. , , selection circuit, 3 and 4
．． 56. , input terminal, e06. Output terminals 7-10. ,
, operating waveform, 11. , ,Random access memory, +2. , ,Counter, 13. , , selection circuit, +4. , , D-type flip-flops, 15 and 18 to +8. ,, input terminal, +9. , , Output terminals, 20 to 27, , , Operating waveform patent applicant NEC Corporation Representative Patent attorney Yutabe Kumagai Figure 1 8:10yz goods '9 ++++++++++10-be a
−−−−−−−−−−−−−−−−−Fig. 2
Claims (1)
スにより接続されたシフトレジスタと、前記フィードバ
ックのパスの間に設置されフィードバックのパスを流れ
る信号を書き替える場合に選択信号により外部入力端子
からの信号を選択する選択回路とを具備することを特徴
とした制御メモリ。A shift register with an arbitrary shift length whose output and input are connected by a feedback path, and a signal from an external input terminal installed by a selection signal when rewriting the signal flowing through the feedback path, is installed between the feedback path and the feedback path. A control memory comprising a selection circuit for selecting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237969A JPS6297200A (en) | 1985-10-23 | 1985-10-23 | Control memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237969A JPS6297200A (en) | 1985-10-23 | 1985-10-23 | Control memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297200A true JPS6297200A (en) | 1987-05-06 |
Family
ID=17023149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237969A Pending JPS6297200A (en) | 1985-10-23 | 1985-10-23 | Control memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297200A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (en) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | High speed digital ic |
| JPH01314982A (en) * | 1988-06-15 | 1989-12-20 | Japan Radio Co Ltd | Diversity reception gps receiver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153424A (en) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd |
-
1985
- 1985-10-23 JP JP60237969A patent/JPS6297200A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153424A (en) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (en) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | High speed digital ic |
| JPH01314982A (en) * | 1988-06-15 | 1989-12-20 | Japan Radio Co Ltd | Diversity reception gps receiver |
| JPH0778531B2 (en) * | 1988-06-15 | 1995-08-23 | 日本無線株式会社 | Diversity reception GPS receiver |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900007226B1 (en) | Semiconductor memory device | |
| KR900010561A (en) | Dual Port Read / Write Register File Memory and Its Configuration Method | |
| KR940006361B1 (en) | Semiconductor memory device and the method for controlling the same | |
| US4599613A (en) | Display drive without initial disturbed state of display | |
| EP0211385B1 (en) | Memory device | |
| KR950014551B1 (en) | Seniconductor memory device and method for controlling its output | |
| KR19980046101A (en) | Semiconductor memory device for providing burst mode signal | |
| JPS6297200A (en) | Control memory | |
| JPH0421883B2 (en) | ||
| US5270981A (en) | Field memory device functioning as a variable stage shift register with gated feedback from its output to its input | |
| JPS5927624A (en) | Integrated circuit possible for logical change | |
| JPH05342881A (en) | Storage circuit | |
| US5577005A (en) | Circuit for using chip information | |
| KR100205589B1 (en) | Memory accessing circuit for time-switch | |
| JPH08237084A (en) | Timing signal generating circuit | |
| JP2590695B2 (en) | Time division switch circuit | |
| JPH0620195B2 (en) | Speed conversion circuit | |
| KR940007874A (en) | Semiconductor memory device | |
| JPS6314395A (en) | Storage circuit | |
| JPH10276244A (en) | Pattern signal generator | |
| JPS62125589A (en) | Semiconductor integrated circuit | |
| JPH04207230A (en) | Semiconductor integrated circuit | |
| JPH0783513B2 (en) | Semiconductor memory device | |
| JPH10255491A (en) | Flash memory, its address generating circuit, and microcomputer incorporating flash memory | |
| JPS63123129A (en) | Memory device |