JPS629599A - Data transmission circuit - Google Patents
Data transmission circuitInfo
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- JPS629599A JPS629599A JP60148597A JP14859785A JPS629599A JP S629599 A JPS629599 A JP S629599A JP 60148597 A JP60148597 A JP 60148597A JP 14859785 A JP14859785 A JP 14859785A JP S629599 A JPS629599 A JP S629599A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期自走式シフトレジスタからなるデー
タ伝送回路に関し、特にそのシフトレジスタにデータが
流れているか否かを検知する手段に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data transmission circuit comprising an asynchronous self-propelled shift register, and particularly to means for detecting whether data is flowing into the shift register. be.
−ａに非同期自走式のシフトレジスタはデータのブツシ
ュインとポツプアウトとを独立的かつ同時的に行なうこ
とができ、さらにブツシュインされたデータが次段のシ
フトレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくも
のであり、例えば第７図に示すように並列データバッフ
ァ（データ記憶手段）１１０〜１１４と隣接段の転送制
御回路からの転送制御信号に応じて自段の並列データバ
ッファを制御する各段の転送制御回路とから構成されて
おり、どの転送制御回路には一致素子（Ｃｏ１ｎｃｉｄ
ｅｎｃｅ Ｅｌｅｍｅｎｔ ；以下Ｃ素子と称す）と呼
ばれる論理回路１２０〜１２４が用いられ、そのＣ（一
致）出力が転送制御パルスとして用いられている。-a, the asynchronous free-running shift register can independently and simultaneously push in and pop out data, and furthermore, the pushed in data can be transferred to the shift clock on the condition that the next shift register is free. For example, as shown in FIG. 7, the transfer control signal is automatically shifted to the output direction without using the parallel data buffers (data storage means) 110 to 114 and the transfer control signal from the transfer control circuit of the adjacent stage. Each stage has a transfer control circuit that controls its own parallel data buffer, and each transfer control circuit has a coincidence element (Co1ncid).
Logic circuits 120 to 124 called ence elements (hereinafter referred to as C elements) are used, and their C (coincidence) outputs are used as transfer control pulses.
なおこの例では非同期自走式シフトレジスタ１００のデ
ータは複数ワードからなるパケットの形態をとっており
、各ワードはデータ部とは別にＢＯＰ （Ｂｅｇｉｎｎ
ｉｎｇ ｏｆ Ｐａｃｋｅｔ ）＋ ＥＯＰ （Ｅｎ
ｄｏｆ Ｐａｃｋｅｔ ）の２ビツトの制御ビットを持
ち、先頭ワードのＢＯＰが１．末尾ワードのＥＯＰが１
であり、その他の場合はＢＯＰ、ＥＯＰともに０である
ものとする。In this example, the data of the asynchronous self-propelled shift register 100 is in the form of a packet consisting of multiple words, and each word is separated from the data section by a BOP (Beginning
ing of Packet ) + EOP ( En
dof Packet), and the BOP of the first word is 1. EOP of the last word is 1
In other cases, both BOP and EOP are assumed to be 0.
またＣ素子は下記の論理値表に示すように、その２人力
Ｘ、Ｙが一致した時その入力レベルと同レベルのＣ出力
を出力し、そうでないときは前の出力レベルを保持（Ｈ
ＯＬＤ）するものである。In addition, as shown in the logic value table below, the C element outputs the C output at the same level as the input level when the two inputs X and Y match, and otherwise maintains the previous output level (H
OLD).
このような非同期自走式のシフトレジスタはデータのバ
ッファ機能を有し非同期システム間の接続に用いること
ができるものである。Such an asynchronous self-running shift register has a data buffer function and can be used to connect asynchronous systems.
論理値表
〔発明が解決しようとする問題点〕
このような非同期自走式のシフトレジスタを用いて構成
されたデータ伝送回路において、その特定の段について
のみデータの占有、非占有を検出することは従来より行
なわれているが、このようなデータ伝送回路で複数ワー
ドからなるバケットを他のデータ伝送回路に分岐１合流
させるような場合、単に一段のみのデータの占有検出で
は、こうした分岐１合流を円滑、高速に行なうには不十
分であった。Logic value table [Problem to be solved by the invention] In a data transmission circuit configured using such an asynchronous free-running shift register, detecting whether or not data is occupied only in a specific stage. This has been done in the past, but when a bucket consisting of multiple words is merged into another data transmission circuit in one branch in such a data transmission circuit, it is difficult to detect the occupancy of data in only one stage. It was not sufficient to carry out the process smoothly and quickly.
この発明は、上記のような従来のものの欠点を解消する
ためになされたもので、非同期自走式のシフトレジスタ
においてデータの詰まり、即ちデータの滞留（静止状態
）を検出することができるデータ伝送回路を提供するこ
とを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and is a data transmission method that can detect data blockage, that is, data stagnation (stationary state) in an asynchronous self-propelled shift register. The purpose is to provide circuits.
この発明に係るデータ伝送回路は、非同期自走式シフト
レジスタのデータ滞留を検出する詰まり検知手段を設け
たものである。A data transmission circuit according to the present invention is provided with a blockage detection means for detecting data retention in an asynchronous self-propelled shift register.
この発明においては、詰まり検知手段が非同期自走式シ
フトレジスタの所定の段数にわたって発生したデータの
占有状態を検出するから、データが滞留しているか否か
が判明する。In this invention, since the blockage detection means detects the data occupancy state that occurs over a predetermined number of stages of the asynchronous self-propelled shift register, it can be determined whether or not data is retained.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例によるデータ伝送回路を示
し、図において、第７図と同一符号は同一のものを示す
、２００は非同期自走式シフトレジスタ１００の３段に
わたって発生したデータの滞留（静止状態）を検出する
詰まり検知回路であり、これは非同期自走式シフトレジ
スタ１００のＣ素子１２０〜１２２からの転送制御信号
が入力されるオープンコレクタタイプの非反転インバー
抗である。FIG. 1 shows a data transmission circuit according to an embodiment of the present invention. In the figure, the same reference numerals as in FIG. This is an open collector type non-inverting inverter to which transfer control signals from C elements 120 to 122 of the asynchronous free-running shift register 100 are input.
次に動作について説明する。Ｃ素子はそのＣ出力が１の
時に当該段の並列データバッファにデータが占有されて
いる状態を示しており、少なくとも１つ以上のＣ出力が
０であれば、当該段の前段からデータがシフトされ、デ
ータの詰まり （滞留）は生じない。Next, the operation will be explained. When the C output of a C element is 1, it indicates that data is occupied in the parallel data buffer of the relevant stage, and if at least one C output is 0, data is shifted from the previous stage of the relevant stage. data will not be clogged (stagnated).
しかるに全ての並列データバッファ１１０〜１１２にデ
ータが占有されており、データの詰まりが生じている場
合は全てのＣ素子１２０〜１２２のＣ出力が１となり、
非反転インバータ２１０〜２１２の出力が全て１となる
ので、本詰まり検知回路２００の検知信号ＢＲＰＡＣＫ
が１となり、当該３段にわたってデータの滞留が生じて
いることがわかる。However, if all the parallel data buffers 110 to 112 are occupied with data and data is clogged, the C outputs of all the C elements 120 to 122 become 1,
Since the outputs of the non-inverting inverters 210 to 212 are all 1, the detection signal BRPACK of the main blockage detection circuit 200
becomes 1, and it can be seen that data stagnation occurs over the three stages.
以上のように構成された本実施例は例えば第４図に示す
ようなデータ駆動方式プロセッサに用いてその演算処理
の高速化を達成することができるものである。This embodiment configured as described above can be used, for example, in a data-driven processor as shown in FIG. 4 to achieve high-speed arithmetic processing.
即ち、第４図において、外部系からインタフェイス４０
０を介して流入するデータパケットはネットワーク要素
４０３〜４０６の間を巡回しながら処理要素４０７〜４
０９間で負荷分散処理された後、ネットワーク要素４０
１及び４０２によって処理結果が収集されてインタフェ
イス４００を介して再び外部系へ送出されるが、ここで
その分岐部及び合流部を第５図及び第６図のように構成
することによりその分岐８合流を円滑に行なうことがで
き、ひいてはデータ駆動方式プロセッサのスルーブツト
を向上できるものである。That is, in FIG. 4, the interface 40 is
Data packets flowing in through network elements 403 to 406 pass through processing elements 407 to 4 while circulating between network elements 403 to 406.
After the load is distributed between the network elements 40 and 09,
1 and 402, the processing results are collected and sent to the external system again via the interface 400, and the branching and merging parts are configured as shown in FIGS. 5 and 6. 8 merging can be performed smoothly, and as a result, the throughput of the data-driven processor can be improved.
即ち第５図の分岐部によればバッファ詰まり監視部４０
４ｅが分岐データ伝送路４０４ｃのデータの滞留を・常
時監視しており、データの滞留が解消した時にはその旨
を分岐制御部４０４ｄに伝える０分岐制御部４０４ｄは
通常は入力データ伝送路４０４ａに入力されたデータを
出力データ伝送路４０４ｂに与えるが、分岐データ伝送
路４０４Ｃのデータの詰まりが解消したことをバッファ
詰まり監視部４０１ｅが検出すると、入力データ伝送路
４０４ａ上のデータを分岐データ伝送路４０４ｃに与え
るように制御する。このように分岐データ伝送路のデー
タの詰まりが解消したことが分かると、直ちにデータが
分岐されるので、データの分岐が円滑、高速に行なわれ
、余裕の生じた処理要素にデータを分岐させることがで
き、データ駆動方式のプロセッサにおける負荷分散を容
易に行なうことができる。That is, according to the branch section in FIG. 5, the buffer clogging monitoring section 40
4e constantly monitors the data accumulation on the branch data transmission path 404c, and when the data accumulation is resolved, it notifies the branch control section 404d of this fact.The 0 branch control section 404d normally inputs data to the input data transmission path 404a. However, when the buffer clog monitoring unit 401e detects that the data blockage on the branch data transmission line 404C has been cleared, the data on the input data transmission line 404a is transferred to the branch data transmission line 404c. control so as to give In this way, as soon as it is determined that the data blockage in the branch data transmission line has been cleared, the data is branched, so that data branching is performed smoothly and at high speed, and the data can be branched to processing elements that have free space. This makes it possible to easily distribute the load on data-driven processors.
なお入力データ伝送路４０４ａ、出力データ伝送路４０
４ ｂ、分岐データ伝送路４０４ｃは第７図の非同期自
走式のシフトレジスタからなり、バッファ詰まり監視部
４０４ｅは第１図のように構成されている。また４０４
ｆは入力データ到着監視部である。Note that the input data transmission path 404a and the output data transmission path 40
4b, the branch data transmission path 404c is composed of an asynchronous self-running shift register shown in FIG. 7, and the buffer clogging monitoring section 404e is constructed as shown in FIG. Also 404
f is an input data arrival monitoring unit.
なお以上の分岐部の説明においては、分岐条件を分岐デ
ータ伝送路４０４Ｃをバッファ詰まり監視部４０４ｅに
よって監視し、データの滞留のないことによって分岐す
るように述べたが、分岐条構酸することができる。In the above description of the branch section, the branch data transmission line 404C is monitored by the buffer clogging monitoring section 404e, and the branch is made when there is no data retention. can.
また第６図の合流部によれば、合流制御部４０１ｅは通
常は入力データ伝送路４０１ａから出力されるデータを
出力データ伝送路４０１ｂに与え、また合流データ到着
監視部４０１ｆが合流データ伝送路４０１Ｃにデータが
到着したことを検出すると合流制御部４０１ｅは合流デ
ータ伝送路４０１Ｃのデータを出力データ伝送路４０１
ｂに与えるように制御する。但し、バッファ詰まり監視
部４０１ｄにより入力データ伝送路４０１ａ及び出力デ
ータ伝送路４０１ｂのデータの滞留が検出されたときは
こうした合流は行なわれないものである。Further, according to the merging section in FIG. 6, the merging control section 401e normally provides data output from the input data transmission path 401a to the output data transmission path 401b, and the merging data arrival monitoring section 401f provides the merging data transmission path 401C. When detecting that data has arrived at the merging data transmission path 401C, the merging control unit 401e outputs the data on the merging data transmission path 401C.
b. However, when the buffer clogging monitoring unit 401d detects data retention on the input data transmission path 401a and the output data transmission path 401b, such merging is not performed.
このように、入力データ伝送路及び出力データ伝送路に
データが流れていると直ちにデータが合流されるので、
データ駆動方式プロセッサにおけるデータの合流を円滑
、高速に行なうことができる。なお入力データ伝送路４
０１ ａ、出力データ伝送路４０１ｂ、合流データ伝送
路４０１ｃは第７図の非同期自走式シフトレジスタがら
なり、バッファ詰まり監視部４０１ｄは第１図のように
構成されている。In this way, when data is flowing through the input data transmission path and the output data transmission path, the data is immediately merged.
Data can be merged smoothly and quickly in a data-driven processor. In addition, input data transmission line 4
01a, the output data transmission line 401b, and the combined data transmission line 401c are composed of the asynchronous self-propelled shift register shown in FIG. 7, and the buffer clogging monitoring section 401d is configured as shown in FIG.
なお、上記実施例では並列データバッフ１１段当たりＣ
素子が１個のものについて説明したが、第２図に示すよ
うに並列データバッフ１１段当たりＣ素子が２個ずつあ
る構成としてもよく、上記実施例と同様の効果を奏する
。なお第２図において、１４０〜１５１はオープンコレ
クタタイプのインバータ、１３０〜１３６はＣ素子、１
６０ ハ２人力ＮＯＲゲートであり、この場合Ｃ素子１
３Ｑ、１３２，１３４のＣ出力が１．１３１，１３３，
１３５のＣ出力がＯとなったとき、またはＣ素子１３１
，１３３，１３５のＣ出力が１．１３０．１３２．１３
４のＣ出力が０のときに詰まり検知信号ＢＲＰＡＣＫが
１となるものである。但し第１図のＣ素子は第３図の山
）のものを用いるのが望ましく、また第２図のＣ素子は
第３図（ａｌのものを用いるのが望ましいが、第３図（
０）のものを用いて構成してもよい。この第３図におい
て、３００．３２０〜３２２は２人力のＮＡＮＤゲート
、３０１．３０２は２人力（７）ＮＯＲゲート、３２３
は負論理の３人力ＮＯＲゲート、３２４はインバータで
ある。In addition, in the above embodiment, C per 11 stages of parallel data buffers.
Although the explanation has been made on the case where the number of elements is one, it is also possible to adopt a configuration in which there are two C elements per 11 stages of parallel data buffers, as shown in FIG. 2, and the same effect as in the above embodiment can be obtained. In FIG. 2, 140 to 151 are open collector type inverters, 130 to 136 are C elements, and 1
60 C is a two-man powered NOR gate, in this case C element 1
The C output of 3Q, 132, 134 is 1.131, 133,
When the C output of 135 becomes O, or C element 131
, 133, 135 C output is 1.130.132.13
When the C output of No. 4 is 0, the blockage detection signal BRPACK becomes 1. However, it is preferable to use the C element in Fig. 1 as shown in the mountain in Fig. 3, and it is desirable to use the C element in Fig. 3 (al) in Fig. 3 as the C element in Fig. 2.
0) may be used. In this Figure 3, 300.320 to 322 are two-man powered NAND gates, 301.302 are two-man powered (7) NOR gates, and 323
is a three-man power NOR gate with negative logic, and 324 is an inverter.
また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合はＣ素子を同期型制御回路とすればよい。In addition, although the above embodiment describes the case where data is transmitted between asynchronous systems, the present invention can be similarly applied to the case where data is transmitted between synchronous systems.
In this case, the C element may be a synchronous control circuit.
以上のように、本発明に係るデータ伝送回路によれば、
非同期シフトレジスタの各段の占有、非占有を検出して
データの滞留を検出するようにしたので、従来知ること
のできなかった、非同期シフトレジスタのデータの詰ま
りを極めて容易に検出できる効果がある。As described above, according to the data transmission circuit according to the present invention,
Data stagnation is detected by detecting occupancy or non-occupancy of each stage of the asynchronous shift register, which has the effect of making it extremely easy to detect data blockage in the asynchronous shift register, which was previously impossible to detect. .
第１図は本発明の一実施例によるデータ伝送回路を示す
図、第２図は本発明の他の実施例を示す図、第３図は第
１図及び第２図のＣ素子の回路例を示す図、第４図はデ
ータ駆動方式プロセッサの構成を示す図、第５図及び第
６図は第４図の分岐部及び合流部の構成を示す図、第７
図は従来のデータ伝送路を示す図である。
図において、１００は非同期自走式シフトレジスタ、１
１０〜１１２は並列データバッファ（データ記憶手段）
、１２０〜１２′２．１３０〜１３６はＣ素子（転送制
御手段）、２００は詰まり□検知回路、２１０〜２１２
はオープンコレクタタイプの非反転インバータ、１４０
〜１４１はオープンコレクタタイプのインバータ、１６
０は２人力ＮＯＲゲート、２２０〜２２２はプルアップ
用抵抗である。FIG. 1 is a diagram showing a data transmission circuit according to one embodiment of the present invention, FIG. 2 is a diagram showing another embodiment of the present invention, and FIG. 3 is a circuit example of the C element in FIGS. 1 and 2. FIG. 4 is a diagram showing the configuration of a data-driven processor; FIGS. 5 and 6 are diagrams showing the configuration of the branching section and merging section in FIG.
The figure shows a conventional data transmission path. In the figure, 100 is an asynchronous self-propelled shift register, 1
10 to 112 are parallel data buffers (data storage means)
, 120-12'2. 130-136 are C elements (transfer control means), 200 is a clogging detection circuit, 210-212
is an open collector type non-inverting inverter, 140
~141 is an open collector type inverter, 16
0 is a two-man power NOR gate, and 220 to 222 are pull-up resistors.
Claims (3)
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御手段からなるシフトレジスタを用いて
構成されてなるデータ伝送回路において、上記データ記
憶手段の１段以上の所定の段にわたって発生したデータ
またはデータパケットの静止状態を検知する詰まり検知
手段とを備えたことを特徴とするデータ伝送回路。(1) Data transmission configured using a shift register consisting of a plurality of data storage means and transfer control means at each stage that controls the data storage means at its own stage in response to control signals from transfer control means at adjacent stages. A data transmission circuit characterized in that the circuit comprises a blockage detection means for detecting a static state of data or data packets occurring across one or more predetermined stages of the data storage means.
記詰まり検知手段は上記シフトレジスタの所定の段の各
々に設けられ各一致素子からの制御信号が入力される上
記所定の段数分のオープンコレクタタイプの非反転イン
バータの出力をワイヤードオア接続してなるものである
ことを特徴とする特許請求の範囲第１項記載のデータ伝
送回路。(2) The transfer control means is composed of a single matching element, and the clogging detection means is provided in each of the predetermined stages of the shift register, and the control signal from each matching element is inputted to open the predetermined number of stages. 2. The data transmission circuit according to claim 1, wherein the data transmission circuit is formed by connecting the output of a collector type non-inverting inverter in a wired-OR connection.
子からなり、上記詰まり検知手段は上記シフトレジスタ
の所定の段の各段の１個目の一致素子の出力信号が入力
されるオープンコレクタタイプの第１のインバータのワ
イヤードオア出力と上記各段の２個目の一致素子の出力
信号が入力されるオープンコレクタタイプの第２のイン
バータのワイヤードオア出力とを論理和してなるもので
あることを特徴とする特許請求の範囲第１項のデータ伝
送回路。(3) The transfer control means is composed of two matching elements connected in series, and the clogging detection means is an open circuit to which the output signal of the first matching element of each predetermined stage of the shift register is input. It is formed by ORing the wired OR output of the collector type first inverter and the wired OR output of the open collector type second inverter into which the output signal of the second matching element of each stage is input. The data transmission circuit according to claim 1, characterized in that:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (en) | 1985-07-05 | 1985-07-05 | Data transmission circuit |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148597A JPS629599A (en) | 1985-07-05 | 1985-07-05 | Data transmission circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629599A true JPS629599A (en) | 1987-01-17 |
| JPH0424743B2 JPH0424743B2 (en) | 1992-04-27 |
Family
ID=15456314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148597A Granted JPS629599A (en) | 1985-02-19 | 1985-07-05 | Data transmission circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629599A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004354580A (en) * | 2003-05-28 | 2004-12-16 | Seiko Epson Corp | Matrix system, display device, detector, and electronic equipment |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (en) * | 1982-01-26 | 1983-07-29 | Nec Corp | Ring bus interface circuit |
| JPS5936390A (en) * | 1982-08-24 | 1984-02-28 | Nippon Telegr & Teleph Corp <Ntt> | Register circuit |
-
1985
- 1985-07-05 JP JP60148597A patent/JPS629599A/en active Granted
Patent Citations (2)
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| JP4605338B2 (en) * | 2003-05-28 | 2011-01-05 | セイコーエプソン株式会社 | Matrix device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424743B2 (en) | 1992-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |