JPS6292520A - Multi-bit counter - Google Patents

Abstract

PURPOSE:To always improve the operating frequency by using a gate circuit to forma carry-out signal to a higher order side than plural Q outputs and forming a carry-in signal from the gate circuit by the carry-out signal from all lower-order counter ICs. CONSTITUTION:NAND gates 2a-2d go to an L level when both outputs Q3, Q0 are at an H level. Then in case of a 16-bit count 000FH, only the output 14 of the gate 2d goes to an L level. Since L and H levels are given respectively to Cin terminals of counters IC1c, 1d and 1a, 1b, when one pulse of a system clock 10 is inputted, the counter IC1c, 1d are incremented and the counter IC1a, 1b are latched. When 15 pulses of clocks 10 are inputted incrementally, the value as the 16-bit counter is 001FH. The operation above is repeated and when the value goes to 00FFH, outputs 13, 14 of the gates 2c, 2d go both to L and outputs 11, 12 of the gates 2a, 2b go both to H. When one pulse of the pulse 10 is inputted, the value of the 16-bit counter is 0100H.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高速動作が可能とされた、キャリー信号内部
伝播屋カウンタＩＣによる多ビットカウンタに関するも
のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a multi-bit counter using a carry signal internal propagator counter IC capable of high-speed operation.

〔発明の背景〕[Background of the invention]

例えばＭＣ１０１３６を用いたこれまでの多ビットカラ
／りとしては、“モトローラ　メタル　インテグレーテ
ッド　サーキット”（ＭＯＴＯＲＯＬＡＭＥＣＬ　ＩＮ
ＴＥＧＡＴＥＤ　ＣＩＲＣＵＩＴＳンにおける＠ＭＣｌ
０１３６アプリケーシヨン　インフォメーション“（Ｍ
Ｃ１０１３６ＡＰＰＬＩＣＡＴＩＯＮＳ　ＩＮＦＯＭＡ
ＴＩＯＮ）に記載されたものが知られている。これによ
る多ビットカウンタは外部付加ゲートなしで構成され、
下位カウンタＩＣからのキャリーアウト信号（ト。ｕｔ
　）は上位カウンタＩＣにキャリーイン信号（Ｃｉｎ　
）として直接入力され、また、各カラ／りＩＣにはシス
テムクロックが共通に供給されるようになっている。こ
のため多ビットカウンタを容易に構成し得るものとなっ
ている。しかしながら、上記多ビットカウンタにおいて
はキャリーがＭＣ１０１３６ＩＣ内部を伝播するため、
カウンタＩＣの継続接続数に反比例して動作速度が低下
するという不具合がある。For example, a conventional multi-bit color printer using MC10136 is the "Motorola Metal Integrated Circuit" (MOTOROLAMECL IN).
@MCl in TEGATED CIRCUITS
0136 Application Information “(M
C10136APPLICATIONS INFOMA
TION) is known. This multi-bit counter is constructed without any externally added gates,
Carry-out signal from lower counter IC (t.ut
) is a carry-in signal (Cin) to the upper counter IC.
), and the system clock is commonly supplied to each color/color IC. Therefore, a multi-bit counter can be easily constructed. However, in the multi-bit counter mentioned above, since carries propagate inside the MC10136IC,
There is a problem that the operating speed decreases in inverse proportion to the number of continuous connections of the counter IC.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、ＭＣ１０１３６カウンタｔＣに代表さ
れるキャリー信号内部伝播型カウンタＩＣによる場合で
も、七の動作速度の向上が図れる多ビットカウンタを供
するにある。An object of the present invention is to provide a multi-bit counter that can improve the operating speed even when using a carry signal internal propagation type counter IC such as the MC10136 counter tC.

〔発明の概要〕[Summary of the invention]

この目的のため本発明は、多ビットカウンタな構成する
キャリー信号内部伝播型カウンタＩＣ各々においては、
その複数Ｑ出力よフ上位側へのキャリーアウト信号をゲ
ート手段で作成するものとし、キャリーイン信号は下位
側カウンタＩＣ全てよりのキャリーアウト信号よりゲー
ト手段で作成されるようにしたものである。即ち、カラ
／りＩＣ外部にキャリーアウト信号作成ゲート手段やキ
ャリーイン信号作成ゲート手段を付加してなるものであ
る。For this purpose, the present invention provides that in each carry signal internal propagation type counter IC that constitutes a multi-bit counter,
A carry-out signal to the upper side of the plurality of Q outputs is generated by the gate means, and a carry-in signal is generated by the gate means from the carry-out signals from all the lower side counter ICs. That is, a carry-out signal generating gate means and a carry-in signal generating gate means are added outside the color/replacement IC.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明を第１図、第２図によフ説明する。 The present invention will be explained below with reference to FIGS. 1 and 2.

先ず第１図は本発明による多ビットカウンタの一実施態
様での構成を示したものである。図示のように、カウン
タＩＣ１α〜１ｄ、ＮＡＮＤゲート２α〜２ｄおよびＯ
Ｒゲート３〜５から構成されたものとなっている。この
態様でのカウンタＩＣ１α〜１ｄ全体が１６ピノトアツ
プカウンタとして動作するものとして説明すれば、ＨＡ
ＮＤゲート２α〜２ｄ各々はその出力１１〜１４がカウ
ンタＩＣ１α〜１ｄ各々における出力Ｑ３〜ＱＯがとも
に”Ｈ”のとき”Ｌｏとなることが判る。したがって、
１６ビットカウンタの値が１６進表示で０００ＦｕＩじ
の場合には、ＨＡＮＤゲート２ｄの出力１４のみが”Ｌ
”となる。この状態ではカウンタＩＣ１ｃ、　１ｄのＦ
ｉｎには１Ｌ”が入力され、また、カウンタＩＣ１α、
ＩＡのｇμには“Ｈ″が入力されているので、この後シ
ステムクロック１０が１パルス分入力されるとカウンタ
ＩＣ１ｃ、　１ｄはインクリメントされるが、カウンタ
ＩＣ１α、ＩＡは以前の値を保持することになる。即ち
、１６ビットカウンタとしての値は、００１０ｕＩビと
なり、”００（＋ＦｕＩビから＋１された値となる。こ
の時点からシステムクロック１０が１５パルスプラス分
入力されるまではカウンタＩＣ１α〜１ｃはその値を保
持するが、カウンタＩＣ１ｄは、システムクロック１０
が１パルス分入力される度に七の値がインクリメントさ
れるので、システムクロック１０が１５パルス分入力さ
れた時点で１６ビットカウンタとしての値は”００１Ｆ
ＣＨビとなる。ここで、再びカウンタＩＣ１ｃの６ｉｎ
が“Ｌ”となり、この状態でシステムクロック１０が１
パルス分入力されると、カウンタＩＣ１ｃ、１ｄがイン
クリメントされ、１６ビットカウンタとしての値は”０
０２０４ｇビとなるものである。このような動作が繰シ
返されることによりてその値が”０ＯＦＦ碩ビとなった
場合を考えれば、この時ＮＡＮＤゲート２ｃ　、　２ｔ
Ｌの出力１３　、１４はともに”Ｌ’　（したがってＯ
Ｒゲート５の出力１５もＬ”）、ＮＡＮＤゲート２α。First, FIG. 1 shows the configuration of one embodiment of a multi-bit counter according to the present invention. As shown, counters IC1α to IC1d, NAND gates 2α to 2d and O
It is composed of R gates 3 to 5. If we explain that the entire counter IC1α to IC1d in this mode operates as a 16-pinot up counter, HA
It can be seen that the outputs 11 to 14 of each of the ND gates 2α to 2d become “Lo” when the outputs Q3 to QO of the counter ICs 1α to 1d are both “H”. Therefore,
When the value of the 16-bit counter is the same as 000FuI in hexadecimal notation, only the output 14 of the HAND gate 2d is “L”.
”.In this state, F of counter IC1c, 1d
1L" is input to in, and counter IC1α,
Since "H" is input to gμ of IA, when one pulse of system clock 10 is input after that, counters IC1c and 1d are incremented, but counters IC1α and IA retain their previous values. become. In other words, the value as a 16-bit counter is 0010uIbi, which is the value obtained by adding 1 from 00(+FuIbi.) From this point on until the system clock 10 is input for 15 plus pulses, the counters IC1α to IC1c retain that value. However, the counter IC1d holds the system clock 10.
The value of 7 is incremented every time 1 pulse of is input, so when 15 pulses of system clock 10 are input, the value of the 16-bit counter is "001F".
It becomes CH Bi. Here, the counter IC1c's 6in
becomes “L”, and in this state, the system clock 10 becomes “1”.
When the pulse is input, the counters IC1c and 1d are incremented, and the value as a 16-bit counter becomes "0".
0204g Bi. If we consider a case where such an operation is repeated and the value becomes "0OFF", at this time the NAND gates 2c and 2t
The outputs 13 and 14 of L are both “L” (therefore, O
The output 15 of the R gate 5 is also L''), and the NAND gate 2α.

２ｈの出力１１．１２はともに”Ｈ”である。したがっ
て、カラ／りＩＣ１ｂ〜１ｃＬのＣｉｎにはともに”Ｌ
“が入力されているので、この状態でシステムクロック
１０が１パルス分入力されるとカウンタＩＣ１ｂ〜１ｄ
がインクリメントされる結果・１６ビットカウンタとし
ての値は”０１００（Ｈビとなるものである。Both outputs 11 and 12 of 2h are "H". Therefore, Cin of Kara/Li IC1b to 1cL both has “L”.
" is input, so when the system clock 10 is input for one pulse in this state, the counter ICs 1b to 1d
As a result of being incremented, the value as a 16-bit counter is "0100 (H-bi).

以上の説明より明らかなように、着目したカウンタＩＣ
がインクリメントされる条件は、着目したカウンタＩＣ
よシ下位のカウンタＩＣの値が全てＦＱ）である場合に
、システムクロック１０が入力された時である。ＯＲゲ
ート５はカウンタＩＣ１ｃ、１ｄの両者の値がともに”
Ｆ（ｒｒｌとなったことを、また、ＯＲゲート４はカウ
ンタＩＣ１ｂ〜１ｄの値全てが“Ｆに、になったことを
、更にＯＲゲート３はカウンタＩｃ１α〜１ｄの値全て
が”Ｆ”になったことをそれぞれ検出するようになって
いる。As is clear from the above explanation, the counter IC we focused on
The condition for incrementing is the counter IC of interest.
This is when the system clock 10 is input when the values of the lower counter ICs are all FQ). The OR gate 5 indicates that both the values of the counter ICs 1c and 1d are "
The OR gate 4 recognizes that all the values of the counters IC1b to 1d have become "F", and the OR gate 3 also recognizes that all the values of the counters Ic1α to 1d have become "F". It is designed to detect each occurrence.

ＯＲゲート４の出力１６はカウンタｆＣ１αにキャリー
イン信号として入力されるものである。The output 16 of the OR gate 4 is input to the counter fC1α as a carry-in signal.

さて、以上の１６ビットカウンタの動作速度はシステム
クロック１０が入力されてからＮＡＮＤゲ−ト２ｄ　、
　ＯＲゲート４を介しカウンタＩＣ１αのδｉｎが“Ｌ
ｏとなるまでの伝播遅延時間と、カウンタＩＣ１ａのシ
ステムクロック１０に対するＣｉｎのセットアツプ時間
によって定まる。したがって、最高動作周波数ｆｍａよ
は以下の式で与えられることになる。Now, the operating speed of the above 16-bit counter is as follows: After the system clock 10 is input, the NAND gate 2d,
δin of counter IC1α becomes “L” through OR gate 4.
It is determined by the propagation delay time until it reaches o and the setup time of Cin with respect to the system clock 10 of the counter IC1a. Therefore, the maximum operating frequency fma is given by the following equation.

但し、ｔ　　：カウンタ１ｃ、１ｃＬのクロックかＣＱ らＱ″１での伝播遅延時間 ｔ、　　：　ＮＡＮＤゲート２ｄの伝播遅延時間ｔ、：
ＯＲゲート４の伝播遅延時間 ’ｓｃ”カウンタＩＣ１αのクロックに対するａｌのセ
ットアツプ時間 である。However, t: Propagation delay time t from the clock of counters 1c, 1cL or CQ to Q″1,: Propagation delay time t of NAND gate 2d,:
The propagation delay time 'sc' of the OR gate 4 is the setup time of al with respect to the clock of the counter IC1α.

これから明らかなように、カウンタｔＣの縦続接続数に
無関係に最高動作周波数ｆ−１は一定となるものである
。As is clear from this, the maximum operating frequency f-1 remains constant regardless of the number of cascaded counters tC.

ところで、以上はカラ／りＩＣがアップカウントされる
場合についてであるが、ダウンカウント動作される場合
にも事情は同様となっている。By the way, although the above is about the case where the color/return IC is counted up, the situation is the same when it is counted down.

第２図はカウンタＩＣがダウンカウンタとして動作する
場合での構成を示したものである。図示のように、カウ
ンタＩＣ１−〜ＩＡ、□Ｒゲート６−〜６ｈおよびＯＲ
ゲート７〜９より構成されたものトナっている。ダウン
カウンタとして動作する場合、着目するカウンタｔＣが
ディクリメントされる条件は、着目したカウンタＩＣよ
り下位のカウンタＩＣの値がともに”０°である場合に
システムクロック１０が入力された時である。したがっ
て、ディクリメント動作させるべく第１図におけるＮＡ
ＮＤゲート２ａ〜２ｄはＯＲゲート６ｅ〜６ｈに変更さ
れたものとなっている。FIG. 2 shows the configuration when the counter IC operates as a down counter. As shown in the figure, counter IC1-~IA, □R gate 6-~6h and OR
There is one consisting of gates 7 to 9. When operating as a down counter, the condition for decrementing the counter tC of interest is when the system clock 10 is input when the values of the counter ICs lower than the counter IC of interest are both "0°." Therefore, in order to perform a decrement operation, the NA in FIG.
The ND gates 2a to 2d have been changed to OR gates 6e to 6h.

以上の説明より明らかなように、アップカウンタ、ダウ
ンカウンタの如何に拘わらず、カウンタＩＣが縦続接続
された多ビットカウンタの最高動作周波数を縦続接続数
に無関係に一定にし得ることになる。As is clear from the above explanation, regardless of whether the counter IC is an up counter or a down counter, the maximum operating frequency of a multi-bit counter in which counter ICs are cascaded can be made constant regardless of the number of cascade connections.

なお、以上では４個の４ビットカウンタＩＣよりなるカ
ウンタについて説明されているが、カウンタＩＣのビッ
ト数や多段接続されるカウンタＩＣの数によって制限を
受けるものではないことは明らかである。Although a counter consisting of four 4-bit counter ICs has been described above, it is clear that the counter is not limited by the number of bits of the counter IC or the number of counter ICs connected in multiple stages.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、キャリー信号をカ
ウンタＩＣ外部で伝播させているのでカウンタＩＣを多
段接続した場合でも動作周波数を高くし得るという効果
がある。As explained above, according to the present invention, since the carry signal is propagated outside the counter IC, the operating frequency can be increased even when the counter ICs are connected in multiple stages.

【図面の簡単な説明】[Brief explanation of drawings]

第１図、第２図は、それぞれ本発明の実施態様に係る多
ビットカウンタの構成を示す図である。 １ｃＬ〜１ｈ・・・・・・カウンターＣ２α〜２ｄ・・
・・・・ＮＡＲＤゲート３〜５　、６ｅ　〜６ｋ　、　
７−９　＝＝−ＯＲゲート□゛（−FIG. 1 and FIG. 2 are diagrams each showing the configuration of a multi-bit counter according to an embodiment of the present invention. 1cL~1h...Counter C2α~2d...
...NARD gates 3 to 5, 6e to 6k,
7-9 ==-OR gate □゛(-

Claims (1)

【特許請求の範囲】[Claims] 複数のキャリー信号内部伝播型のカウンタＩＣよりなる
多ビットカウンタであって、カウンタＩＣ各々において
は該カウンタＩＣのカウント出力をゲート手段でゲート
することによって上位側へのキャリーアウト信号を作成
する一方、該カウンタＩＣに入力されるキャリーイン信
号は下位側カウンタＩＣからの全てのキャリーアウト信
号をゲート手段でゲートすることによって作成されるよ
うにしてなる構成を特徴とする多ビットカウンタ。A multi-bit counter consisting of a plurality of carry signal internal propagation type counter ICs, in each counter IC, the count output of the counter IC is gated by a gate means to generate a carry-out signal to the upper side, A multi-bit counter characterized in that a carry-in signal input to the counter IC is generated by gating all the carry-out signals from the lower counter IC using gate means.