JPS6292334A - 半導体材料製基板ウエハの品質検査パタ−ン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分封〕 本発明は、大きな半導体結晶から製作されて集積回路Ｙ
備えたチップを製作する゛ために使用されるｉ＆ウニへ
の品質検査Ｙ行うためのパターン（ニ関する。このよう
なパターンは電界効果トランジスタパターン、等体路お
よびパッドを含んでいる。

〔従来の技術〕

文献［エレクトロニック・エンジニアリング（′Ｂｌｅ
ｃｔｒｏｎｉｃ　Ｆｉｎｇｉｎｅｅｒｌｎｇ　）　Ｊ　
　第５４巻第６３３号（１９Ｂ２年３月発行）第５３負
〜ＩＪ５７廁においては、集積回路例、たとえば、ゲー
トアレイ、マスタースライスあるいはロジックアレイ６
二ついての一般的な首及がなされているが、特にこのよ
うなアレイを構成する個々の半導体機能素子を接続する
ための設計が間軸になっている。そこでは実際に回路と
して使用されるかかる集積回路の導体案内についての報
告がなされている。

文献［セミカスタム・Ｉｃ（二関する第２回国際会−議
事録（Ｔｈｅ　２ＮＤ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　
Ｃｏｎｆ−ｏｒｅｎｃｓ　ｏｎ　８ｅｒｎｉ−Ｃｕｓｔ
ｏｍ　ＩＣ６）　Ｊ　（１９８２年１１月）第１負〜第
７負には超高速８０００ゲー）ＣＭＯ８ゲートアレイの
概論が示されている。この文献においても、半導体チッ
プ上に相応する大きさで実現された大規模集積回路が扱
われている。このような大規模集積回路を担持する半導
体カップの材料が均質かつ無欠陥であり、それによりこ
の集積回路の各機能素子が機能的に優れたものであるこ
とは、疑いなく重要である。なぜなら個々の機能の故障
は全集積回路つまり全半導体チップを役に立たないもの
にしてしまうおそれがあるからである。

半導体チップ′％：製作する前に、半導体回路用に使用
される基板ウェハに対してその使用性および無欠陥性に
ついて検査することは実際に通常行われていることであ
る。このような基板ウェハは通常の場合数インチ程の１
径な有するが非常に薄い大きな円板であり、成長させら
れた半導体結晶から特に半導体切断装置によって切断さ
れて得られる。この種の半導体結晶は多数の平行な切断
によってこの種の基板クエへＣ二分割される。品質検査
は通常接触法にて行われる。基板ウニへの品質検査の結
果は結晶から該基板ウニへ直−隣り合って得られた基板
ウェハに対しても適用できることが知られている。

品質検査の公知の方ｒｂは、接続パッドによって直接取
囲まれている電界効果トランジスタパターンを約２００
μｍの格子間隔に有するようなパターンを、基板表面上
に製作することである。特に、−万のトランジスタの一
万のソース／ドレイン領域は隣接するトランジスタのソ
ース／ドレイン領域でもあり、それゆえ２つの隣接する
デー１域の間には横方向に、それぞれ比較的大面積の接
続パッドを備えたたった１個のソース／ドレイン領域を
それぞれ設けるようにすることができる。このようｒ（
パターンＹ用いれば、たとえば個々の基板ウェハの全表
面”ｋｆｆｌうことかでき、従ってこの個々の基板ウェ
ハを全曲的に予め定められた格子寸法にて検査すること
ができる。このようにして検査されたこの基板ウェハに
基づいて、結晶から隣接して切断された多数の基板ウニ
八が推定される。１つの基板ウニへ上で１つの微小な切
断部分を品質に関してこの種のパターンを用いて検査す
ることもできる。イロしその場合、この切断部分は上述
した個々の基板ウェハと同様に集積回路？製作するため
にはもはＪＰ使用することができず、チップとして適別
されｆ［い。

【発明が解決しようとする間顕点〕

上述した方法およびこの変形例に幻して使用された格子
寸法を用いて得られた品質検査の結果は、特Ｉ：半導体
材料としてのシリコンに幻しては比較的満足できる。し
かしながら特にｌ−Ｖ族化合物（ＧａＡａ、Ｇａｐ、Ｉ
ｎＰ等々並びにＧａＡｌＡｓ＋、ＧａＡｓＰ等々の三元
および四元混合半導体）のタイプの半導体材料にとって
は、改良された品質検査が必要であり、このことが本発
明の基礎′％：なす思想の出発点であ、る。すなわち特
に二元、三元および四元のｌ−Ｖ族半導体材料において
は、たとえば２００μｌの格子を用いても充分な信頼度
でもって検出することができないような品質欠陥にも拘
らず、品質欠陥ありと測定されてしまうことがある。し
かしながらこのような測定にも拘らず、１つの基板ウニ
八に灼する検査結果に基づいて、結晶から隣り合って得
られた別の基板ウエノ１を推定することが一般的に行わ
れている。

本発明は、特に−−Ｖ族半導体材料に適する信頼できる
品質検査パターンケ提供することを目的とする。

〔間順点を解決するための手段〕

この目的を達成するために、本発明は、多数の電界効果
トランジスタが横方向に少なくとも、チップ上に製作さ
れるべき１つの集積回路内に配設される′電界効果トラ
ンジスタと同じように密接して並夕Ｏ配置され、各電界
効果トランジスタパターンは個々にそれぞれ１つの固有
のフェルパターンと１つの固有のソースパターンおよび
１つの固有のドレインパターンを有し、個々の電界効果
トランジスタパターンにはパターンの周辺領域にパッド
パターンが個別に設けられ、各ソース／ドレインパター
ンは固有の導体路を介してそれぞれパッドパターンと接
続され、その場合にこの導体路の全体はそれぞれほぼ等
しい大きさの導体路抵抗となるように輻および（または
）長さが設定され、１つの共通なゲート導体路が設けら
れることを特徴とする。

〔作用および効果〕

本発明は、品質検査を行うためのパターンは基板ウニ八
に製作することのできる集積回路の個々の機能素子の格
子と少なくとも同じ大きさかまたはより微細であるすな
わらより密であるようｌｃ徹細度すなわち指度を持たな
ければならないという考えに基づいている。品質検ｉｆ
Ｙ本発明によって得られた微細度でもって行う場合だけ
、製品に使用される基板ウニ八に関して充分に４ＫＮす
ることができるようになる。それゆえ本発明に係るパタ
ーンは、チップ上に製作されるべき１つの集積回路内に
配設される電界効果トランジスタと少なくとも同じくら
い横方向に密接して並夕１１配置された多数の電界効果
トランジスタを有する。このような微細度を用いれば、
基板表面の一方向に沿って検査すれば充分であることが
判明している。しかしながら、多数の本発明に係るパタ
ーンを用いて予定された品質横倉ヲ行い、これらのパタ
ーンを当δに基板ウェハの表面上に種々の方向に向けて
配置することは好ましいことである。

本発明においても同様に、個々の基板表面がその全面に
亘って（並夕ＩＪ配置された）本発明に係るパターンン
用いて検査されるかまたは基板クエへの面切断部分だけ
が検査されるようにすることかできる。どちらのやり万
が好ましいかは専門家がたとえば検査から導き出すこと
であろう。

本発明に係るパターンにおいては、多数の電界効果トラ
ンジスタパターンが密接して並列配置される。各電界効
果トランジスタパターンは個々に１つの固有のソースパ
ターンと１つの固有のドレインパターンを有する。これ
らのそれぞれ２個のパターンと各電界効果トランジスタ
パターンのゲートパターンとのために１つの固有のウェ
ルパターンが設けられる。その場合、このウェルパター
ンは電界効果トランジスタパターンの配置に応じて横方
向に沿接して並列配置される。

個々の９−ド用惺体路は各電界幼果トランジスタパター
ンのソースパターンおよびドレインパターンのため６二
必襞である。本発明においては、全てのまたは少なくと
も大多数の電界効果トランジスタパターンのゲートパタ
ーンだけか電気的に相互に接続される。各リード用導体
路はそれぞれの電界効果トランジスタパターンの反対側
に位置する端部にたとえば検査用針先を載置するための
接続パッドを有している。本発明においては、これらの
接続パッドは全パターンの周辺領域に配置される。この
ことにより、個々の電界効果トランジスタパターンのソ
ースパターンおよび（または）ドレインパターンの少な
くとも幾つかがこれらのパターンとそのパッドとの間に
比較的大きい長さｔ持つ９−Ｆ用導体路を有することが
Ｍ■能になる。本発明においては、このソース／ドレイ
ンパターンおよびパッドに接続されたすべての導体路は
ほぼ等しい大きさの導体路抵抗を有する。このことｔマ
、長さが止むを得ず予め定められている場合には、個々
の導体路の幅および（または）厚さを適当に設定するこ
とにより達成することができる。しかしながら特に、そ
れぞれの導体路に路伸長用の蛇行パターンを付加的に設
けることもできる。

ゲートパターン川としては唯一つの９一ド用導体路を設
ければ充分である。しかしながらこれに対して、並列配
置されたゲートパターンに両側から引込まれて特にこの
ゲートパターンの領域で相互に接続される２本の導体路
を使用することは有利である。このことによりとりわけ
、ゲートパターンの領域において誤って生じたゲート導
体路の断線は実質的に悪影曽を与えないという利点も得
られる。ゲートパターンとの接触、すなわち基板ウェハ
の半導体材料へのゲート接触はそれぞれゲート・ショッ
トキー接触にて行われる。

特に本発明においては、基板ウニへの表面４二は絶縁膜
が備えられず、および（または）該表面Ｉ：はエツチン
グパターンが設けられない。絶縁膜および（または）エ
ツチングパターンを設けたりすると、たとえば半導体材
料内にそれによって生ぜしめられた応力のために、本来
の基板ウェハの品質に誤ったイメージが生じるおそれが
ある。

絶縁膜を省略すると導体路を９差なく配置することが可
能になり、このことが本発明に係るパターンの１つの特
徴となる。

本発明はそれぞれ幾つかのｌＡ！なったやり方で実現ま
たは具体化することができる。たとえば、この本発明に
係るパターンは殆んど基板ウニへ上に設けられ、その場
合ウェルパターンおよびソース／ドレインパターンは基
板ウニへの表面の（拡散またはイオン注入により）ドー
プされた領域であり、ゲートパターンはＶヨツトキー接
触であり、そして導体路およびパッドは基板クエへの表
面の金属化膜である。このようＣ二して本発明を具体化
することにより、予定された品質検ｆｔ−実施できる状
態になる。

基板クエへの表面に本発明に係るパターンを上述のよう
に製作することはマスクの使用によりおよび（または）
ビーム描画方法（たとえば電子ビーム描画）の使用によ
り実施することができる。

それゆえ本発明は、マスク技術Ｃ二よる製作方法にて基
板ウニへ上に本発明に係るパターンを製作するため１−
使用されるセットで具体化する場合、幾つかのマスクを
用いる。このセットの第１のマスクはたとえばウェルパ
ターンの幾何学的画成を打つだめの役目を有している。

第２のマスクはソース／ドレイン領域の幾何学的パター
ンを有している。これらの両パターンはドーピングマス
クである。他のマスクは導体路およびパッドのパターン
を自しており、このパターンは蒸着またはスパッタープ
ロセス等において使用されている。さらに別のマスクは
ゲートパターンのパターンＹ有している。

ソース／ドレインパターン、ゲートパターン、電界効果
トランジスタパターンと関連してその都度使用された１
パターン”は、本発明に係る１品質検査パターン”とし
て、本発明理念１・変えることなく、本発明思想を実施
する際に技術の進歩に応じて種々の形で具体化すること
ができる。同じことはたとえばエツチングパターンまた
は絶縁膜を製作するためのマスクを具備しないという特
許ＢＦ４求の範囲の特徴点にもあてはまる。マスクは個
々の導体路のために蛇行パターンおよび（または）種々
の幅を有し２ている。

〔実施例〕

次に本発明の実施例を図面に基づいて詳細に説明する。

第１ａ図および第１ｂ図は本発明に係るパターンｌの全
体を示す。２はこのパターンにおいて横方向に密接に並
列配置されたたとえば３０個の電界効果トランジスタパ
ターンの全配置体を示す。

図を見易くするために、この並夕１」配置体２は製図的
には簡略化した条帯と［７て示されている。第１ａ図お
よび第１ｂ図には示されていないこの条帯の細部は第２
図に拡大して示されている。並列配置体２シニおける２
個の電界効果トランジスタパターンの平均間隔はたとえ
ば５〜２０μ議、特に１０μｍの大きさである。個々の
電界効果トランジスタパターンの幅はたとえば３〜１０
μ鶏、特に５μ島の大きさである。たとえば２〜］Ｏμ
富、特に５μｌの対応した側面上の間隔がそこからソー
ス／ドレインパターンの接続部領域の以下で説明する導
体路用に作られる。

３は導体路の全体を示す。この導体路全体の一部分とし
て、ソース／ドレイン領域に近接して設けられた導体路
部分を含んでいる領域４が示されている。条僧形並列配
置体２を備えたこの領域４の境界には、それぞれの導体
路と個々の電界効果トランジスタパターンのそれぞれ１
つのソース／ドレインパターンとの接触結合部が設けら
れている。条帯形並列配置体２内に電界効果トランジス
　　−タパターンを並夕ＩＪさせることにより、この領
域４は第１８図および第ｌｂ図から明らか’ｆ（２つの
部分（第１ａ図および第ｌｂ図において条帝２の上部お
よび下部）に分割される。この領域４では個々の導体路
は比較的狭い幅を有している。

幅広の導体路は導体路全体３の部分領域５内に設けるこ
とができる。６はパターンの周辺領域を示し、この周辺
領域には接続バッド７が設けられている。８は上述した
導体路抵抗の均等化に使われる蛇行状路伸長部を示す。

図から明らかなように、この均等化のために、個々の導
体路の長方形状案内部９および往復案内部１９が役立っ
ている。

１０．１１はゲート９−ド用導体路の２つの部分馨示し
、これには接続パッド１２が付属している。この両導体
路１０．１１はそれぞれ一万の側から電界効果トランジ
スタパターンの並夕ｔ＋ｌｖｍ体２へ導かれている。第
２図から詳しくわかるように、両等体路１０．１１は並
列配置体２の領域の共通のゲート導体路へ導かれている
。

第１ｈ図および第１ｂ図に示したパターンを用いて各電
界５！ｊ１果トランジスタパターンを個々に分離して検
査することができ、特に品質判定のために特別ｉｆｆ要
であるターンオン電圧の大きさを個別６二測定すること
ができる。その場合並夕１」配置体２の面領域における
個々の検査の局部的布間は、このような基板ウェハから
成るチップの集積回路の個々の機能に対して与えられる
のと少なくとも同じ密度を有する。

第２図は第１６図および第１ｂ図に示した並列配置体２
の部分的拡大図である。この第２図においては、各電界
効果トランジスタパターン２１のために、それぞれウェ
ルパターン２）が設けられている。このウェルパターン
は通常の場合それ自体として絶縁性であるかまたは少な
くとも比較的高抵抗である基板ウェハにおいてドープさ
れた領域である。それぞれのウェルパターン２３の内部
（：はソース／ドレインパターン２２が配設されている
。同様にこのソース／ドレインパターンは基板ウェハの
ドープされるべきすなわちその後ドープされた領域に相
当する集積回路である。２４はゲート桿体路？ボし７、
その両端（第２図においては右側と左側とに位置してい
る）は導体路Ｉｏ。

１１に導かれている。２５は個々の電界効果トランジス
タパターンの本来のゲート領Ｍつまりｙ−ドパターンで
ある。ここでは上述したゲートショットキー接触部が形
成されている。２６．２７はソース／ドレインパターン
に導かれる導体路パターンの接続端部である。この導体
路パターン２６．２７はｍ１ａｖ！Ｊおよび＄ｌｂ図に
おいて４で示された導体路パターンに導かれている。

第３図はたとえば２インチの１径を持つ公知の基板ウェ
ハ３０の平面図である。３１は基板ウェハ３０の表面の
３個の面部分を示し、本発明に係るパターンを用いて品
質検査を実施するために本発明に係るパターンが基板ウ
ニ八３００表面上に実現されている。それぞれの面部分
３１においては１でもって第１ａ図および！Ｊｌｂ図の
パターン１のそれぞれの方向が示されている。

【図面の簡単な説明】

第１ａ図および第＋ｂｑは基板ウエノ＼の表面に形成さ
れた本発明の原理に基づくパターンを半分ずつ示した１
ａ観図、第２図は第１図に示したノくターンの中心領域
（特に本発明に基づいて並列配置された４個の電界効果
トランジスタパターンの中心領域）を示す部分的拡大図
、第３図は個々に画成された表面領域Ｃ二本発明Ｉ：係
るパターンが設けられている基板クエ／％Ｙ示す平面図
である。 ｌ・・・全パターン、　　２・・・並列配置体、　３・
・・導体路全体、　　６・・・周辺領域、　　７・・・
接続パッド、　８・・・蛇行状路伸長部、　９・・・長
方形状案内部、　　１０．１１・・・ゲートリード用導
体路、　　１９・・・往初案内部、　　２１・・・　電
界効果トランジスタパターン、　　２２・・・　ソース
／ドレインパターン、　　２３・・・　ウェルパターン
、２４・・・　ゲート導体路、　　２５・・・ゲートパ
ターン、３０・・・基板ウニ八。

Claims (1)

1. 【特許請求の範囲】 １）大きな半導体結晶から製作された半導体材料製基板
   ウェハ（３０）の品質検査を行うために、パターンが基
   板ウェハ（３０）の表面に設けられ、このパターンは電
   界効果トランジスタパターン（２１）、導体路パターン
   （３）およびパッドパターン（６）を含み、このような
   基板ウェハ（３０）が集積回路を備えたチップを製作す
   るために使用されるような、半導体材料製基板ウェハの
   品質検査パターンにおいて、 多数の電界効果トランジスタパターン（２１）が横方向
   に少なくとも、当該チップ上に製作されるべき１つの集
   積回路内に配設される電界効果トランジスタと同じよう
   に密接して並列配置され、 各電界効果トランジスタパターン（２１） は個々にそれぞれ１つの固有のウェルパターン（２３）
   と１つの固有のソースパターンおよび１つの固有のドレ
   インパターン（２２）を有し、 個々の電界効果トランジスタパターン（２１）にはパタ
   ーンの周辺領域（６）にパッドパターン（７）が個別に
   設けられ、 各ソース／ドレインパターン（２２）は固 有の導体路（３、８、９）を介してそれぞれパッドパタ
   ーン（７）と接続され、その場合にこの導体路の全体は
   、それぞれ本質的に等しい大きさの導体路抵抗となるよ
   うに、幅および（または）長さが設定され、 １つの共通なゲート導体路（１０、１１、 ２４、２５）が設けられる、 ことを特徴とする半導体材料製基板ウェハ の品質検査パターン。 ２）電界効果トランジスタパターン（２１）の並列配置
   体（２）に関連して、ゲート導体路パターンの両側の引
   込路（１０、１１）が設けられることを特徴とする特許
   請求の範囲第１項記載のパターン。 ３）ショットキーゲート接触部が設けられることを特徴
   とする特許請求の範囲第１項または第２項記載のパター
   ン。 ４）導体路には蛇行パターンの形状の路伸長部（８）が
   設けられることを特徴とする特許請求の範囲第１項ない
   し第３項のいずれか１項に記載のパターン。 ５）一体路には往復路の形状の路伸長部（１９）が設け
   られることを特徴とする特許請求の範囲第１項ないし第
   ３項のいずれか１項に記載のパターン。 ６）導体路は交差個所がないことを特徴とする特許請求
   の範囲第１項ないし第５項のいずれか１項に記載のパタ
   ーン。 ７）絶縁膜がないことを特徴とする特許請求の範囲第１
   項ないし第６項のいずれか１項に記載のパターン。 ８）基板ウェハ（３０）の表面はエッチングパターンが
   ないことを特徴とする特許請求の範囲第１項ないし第７
   項のいずれか１項に記載のパターン。 ９）それぞれのウェル（２３）は導電性のドープされた
   領域であることを特徴とする特許請求の範囲第１項ない
   し第８項のいずれか１項に記載のパターン。 １０）ウェル（２３）を取囲む半導体材料は電気絶縁性
   であることを特徴とする特許請求の範囲第１項ないし第
   ９項のいずれか１項に記載のパターン。