JPS6290732A - One-chip microcomputer for evaluation - Google Patents

Abstract

PURPOSE:To precisely evaluate various kinds of programs with one microcomputer for evaluation only when the microcomputer is produced, by providing a control circuit which controls the execution of instruction decoding. CONSTITUTION:The output signal (a) of an instruction register 20 is given to a decoder 21 and the decoder 21 selects one from plural output signals (b) by decoding the output signal (a) and gives the selected one to an OR circuit 22. In order to make such selection that whether the output signal (a) of the instruction register 20 is to be made effective or noneffective, a control circuit, such as shift register (d) corresponding to a microcomputer of the kind which can store an objective program synchronously to a clock signal (e), converts the serial data (d) into parallel data, and gives output signals (f) to the decoder 21.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、開発されたプログラムの良、否等を評価する
評価用１チップマイクロコンピュータ（以下、単にマイ
コンという）、特にその命令デコーダ回路に関するもの
である。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a one-chip microcomputer for evaluation (hereinafter simply referred to as a microcomputer) for evaluating whether a developed program is good or not, and particularly to an instruction decoder circuit thereof. It is something.

（従来の技術） 従来、このような分野の技術としては、例えば第２図お
よび第３図のようなものがあった。以下、その構成を説
明する。(Prior Art) Conventionally, there have been technologies in this field, such as those shown in FIGS. 2 and 3, for example. The configuration will be explained below.

第２図は従来の評価用マイコンの一構成例を示すブロッ
ク図である。FIG. 2 is a block diagram showing an example of the configuration of a conventional evaluation microcomputer.

この評価用マイコンは、集積回路１チツプ内に中央処理
装置（以下、ＣＰｕという）１、記憶装置２及び入出力
装置３等が内蔵されている。This evaluation microcomputer has a central processing unit (hereinafter referred to as CPU) 1, a storage device 2, an input/output device 3, etc. built into one integrated circuit chip.

ＣＰＵ　１は、各種の演算を行う演算部１ａ、プログラ
ムの命令の解読等を行う制御部１ｂ、及びデータの読み
書きを行うレジスタ部ＩＣを有している。ＣＰＵ　１で
制御される記憶装置２及び入出力装置３のうち、記憶装
置２は読出し専用メモリ（ＲＯＭ）　、　　読み書き可
能なメモリ（ＲＡＭ）　’等を有し、プログラムやデー
タ等を格納する装置である。入出力装置３は、複数本の
人、出力用端子３ａを有し、その端子３ａに接続される
入出力機器とＣＰＵ　１どの信号の授受を行なう装置で
ある。The CPU 1 includes an arithmetic unit 1a that performs various operations, a control unit 1b that decodes program instructions, and a register IC that reads and writes data. Of the storage device 2 and input/output device 3 controlled by the CPU 1, the storage device 2 is a device that has read-only memory (ROM), read/write memory (RAM), etc., and stores programs, data, etc. be. The input/output device 3 is a device that has a plurality of output terminals 3a and sends and receives signals from the CPU 1 and other input/output devices connected to the terminals 3a.

この種の評価用マイコンは、通常、マイコンのファミリ
のうちの、最大のメモリ容量、端子３ｄ等を持つ最上位
機種に、プログラムカウンタ等を外付けしたり、評価用
の入、出力端子３ａを設ける等、評価用機能を追加して
特別に作られる。This type of evaluation microcontroller is usually the top model in the microcontroller family that has the largest memory capacity, 3d terminal, etc., and has an external program counter, etc., and an input/output terminal 3a for evaluation. It is specially made by adding evaluation functions such as

第３図は第２図中の制御部１ｂ内に設けられる命令デコ
ーダ回路の構成ブロック図である。この命令デコーダ回
路は、評価すべきプログラムの命令を解読してその解読
された命令を実行するための制御信号を作る回路であり
、命令レジスタ１０、デコーダ１１、論理和回路（以下
、ＯＲ回路という）１２、及び論理積回路（以下、　Ａ
Ｎ［１回路という）１３を備えている。なお、第３図中
、ＩＮは評価対象となるプログラムのコード化された命
令、↑Ｓはタイミング信号、およびＣ５は制御信号であ
る。FIG. 3 is a block diagram of a command decoder circuit provided in the control section 1b in FIG. 2. This instruction decoder circuit is a circuit that decodes the instructions of the program to be evaluated and generates a control signal for executing the decoded instructions. ) 12, and AND circuit (hereinafter referred to as A
N (referred to as 1 circuit) 13. In FIG. 3, IN is a coded command of the program to be evaluated, ↑S is a timing signal, and C5 is a control signal.

以上のような評価用マイコンを用いたプログラムの評価
方法について説明する。A program evaluation method using the evaluation microcomputer as described above will be explained.

評価用マイコンの下位に位置するある機種のマイコンに
格納するプログラム（以下、これを対象プログラムとい
う）を開発し、その良、否等を評価する場合、その対象
プログラムを第２図の入出力装置３を介して制御部ｌｂ
内の命令レジスタｌＯに榮える。命令レジスタ１０は、
入力された対象プログラムのコード化された命令ＩＮを
一時記憶しておき、その命令ＩＮを所定のタイミングで
デコーダ１１に４える。デコーダ１１に入力された命令
ＩＮは、そのデコーダ１１で解読され、　ＯＲ回路１２
で論理和がとられてＡＮＤ回路１３に与えられる。ＡＮ
Ｄ回路１３は、タイミング信号ＴＳに同期してＯＲ回路
１２の出力を制御信号Ｃ８として送出する。すると、第
２図のＣＰＵ　１は制御信号ＣＳに基づき命令ＩＮを実
際に実行する。これによって対象プログラムの良、否等
の評価が行える。その結果、対象プログラムが正常であ
れば、これを下位機種のマイコン内に設けられたＲＯＭ
に格納する。When developing a program to be stored in a certain type of microcontroller located below the evaluation microcontroller (hereinafter referred to as the target program) and evaluating its acceptability, the target program is stored in the input/output device shown in Figure 2. Control unit lb via 3
It can be used as the internal instruction register IO. The instruction register 10 is
The coded instruction IN of the input target program is temporarily stored, and the instruction IN is added to the decoder 11 at a predetermined timing. The instruction IN input to the decoder 11 is decoded by the decoder 11, and the OR circuit 12
The logical sum is calculated and applied to the AND circuit 13. AN
The D circuit 13 sends out the output of the OR circuit 12 as a control signal C8 in synchronization with the timing signal TS. Then, the CPU 1 in FIG. 2 actually executes the command IN based on the control signal CS. This allows evaluation of whether the target program is good or bad. As a result, if the target program is normal, it is stored in the ROM installed in the microcontroller of the lower model.
Store in.

（発明が解決しようとする問題点） しかしながら、上記構成の評価用マイコンでは１次のよ
うな問題点があった。(Problems to be Solved by the Invention) However, the evaluation microcomputer with the above configuration has the following problems.

最上位機種で作られた評価用マイコンを用いてその下位
機種のマイコン用プログラムを評価する場合、下位機種
のマイコンは最上位機種のものに比べて命令数が少ない
ばかりか、メモリ容量等も小さい。そのため、下位機種
のマイコンにはない命令が評価用マイコンに存在するこ
とになり、対象プログラムを的確に評価できなくなる。When evaluating a program for a lower-level microcontroller using an evaluation microcontroller made with the highest-end model, the lower-end microcontroller not only has fewer instructions than the highest-end model, but also has a smaller memory capacity. . As a result, the evaluation microcomputer has instructions that are not present in the lower-level microcontroller, making it impossible to accurately evaluate the target program.

そこで、下位機種のマイコンに適合するアセンブラ（言
語プロセッサ）を使用して対象プログラムを作成するか
、あるいは評価すべきマイコン用プログラム毎にそれに
適合する評価用マイコンを予め作っておく必要がある。Therefore, it is necessary to create the target program using an assembler (language processor) that is compatible with the microcomputer of the lower model, or to create an evaluation microcomputer that is compatible with each microcomputer program to be evaluated in advance.

このように、従来の評価用マイコンで下位機種のマイコ
ン用プログラムを評価する場合、その下位機種毎に７セ
ンブラを用意するか、あるいは下位機種毎に評価用マイ
コンを用意しなければならず、それらを作るための工数
が多くなって対象プログラムの開発等が円滑に行えない
という問題点があった。In this way, when evaluating a program for a lower-level microcontroller using a conventional evaluation microcontroller, it is necessary to prepare 7 assemblers for each lower-level model, or to prepare an evaluation microcontroller for each lower-level model. The problem was that the number of man-hours required to create the program was large, making it difficult to develop the target program smoothly.

本発明は、前記従来技術が持っていた問題点として、機
種毎にアセンブラや評価用マイコンを作るための工数が
必要となるため、対象プログラムの開発等が円滑に行え
ない点について解決した評価用マイコンを提供するもの
である。The present invention solves the problem of the conventional technology, which is that the development of the target program cannot be carried out smoothly because it requires a lot of man-hours to create an assembler and an evaluation microcontroller for each model. It provides microcontrollers.

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、対象プログラ
ムの命令を解読してそれに応じた制御信号をつくる命令
デコーダ回路を備え、前記制御信号に基づき前記解読さ
れた命令を実行して前記対象プログラムの評価を行なう
評価用マイコンにおいて、前記命令デコーダ回路に、対
象プログラムに応じたデータに基づき前記命令の解読を
実行するか否かを制御する制御回路を設けたものである
。(Means for Solving the Problems) In order to solve the problems described above, the present invention includes an instruction decoder circuit that decodes instructions of a target program and generates control signals corresponding to the commands of the target program. In the evaluation microcomputer that evaluates the target program by executing decoded instructions, the instruction decoder circuit includes a control circuit that controls whether or not to execute decoding of the instructions based on data corresponding to the target program. It was established.

（作　用） 本発明によれば、以上のように評価用マイコンを構成し
たので、制御回路は対象プログラムが格納されマイコン
にとって必要となる命令のみを選択し、それを命令デコ
ーダで解読させる。これによって１種類の評価用マイコ
ンで各種のマイコン用プログラムの評価が行える。した
がって、前記問題点を除去できるのである。(Function) According to the present invention, since the evaluation microcomputer is configured as described above, the control circuit stores the target program, selects only the instructions necessary for the microcomputer, and causes the instruction decoder to decode them. As a result, various microcomputer programs can be evaluated using one type of evaluation microcomputer. Therefore, the above problem can be eliminated.

（実施例） 第１図は本発明の実施例を示す評価用マイコンにおける
命令デコーダ回路の構成ブロック図である。(Embodiment) FIG. 1 is a configuration block diagram of an instruction decoder circuit in an evaluation microcomputer showing an embodiment of the present invention.

評価用マイコンの全体の構成は従来の第２図と同一であ
るが、そのマイコンの制御部ｌｂ内に設けられる命令デ
コーダ回路の回路構成が従来の第３図と異なっている。The overall configuration of the evaluation microcomputer is the same as the conventional one shown in FIG. 2, but the circuit configuration of the instruction decoder circuit provided in the control section lb of the microcomputer is different from that of the conventional one shown in FIG. 3.

本実施例の命令デコーダ回路は、例えば８ビツトのコー
ド化された命令ＮＩをその命令実行期間中一時記憶して
おく命令レジスタ２０を有し、その命令レジスタ２０の
出力信号ａがデコーダ２１に与えられる。デコーダ２１
は出力信号ａを解読して複数の出力信号すのうちの１つ
を選択し、ＯＲ回路２２に享える。ＯＲ回路２２は、例
えば複数個のＭＯＳトランジスタがマトリクス状に配列
されて構成され、デコーダ２１の出力信号すの論理和を
とって複数の出力信号Ｃを送出し、ＡＮＤ回路２３に与
える。ＡＮＤ回路２３は、例えば複数個のＭＯＳトラン
ジスタがマトリクス状に配列されて構成され、ＯＲ回路
２２の出力信Ｓ；Ｃとタイミング信号ＴＳとの論理積を
とって制御信壮ＣＳを出力する回路である。制御信号Ｏ
９は、各々の制御対象となるレジスタやバッファ等に与
えられる。The instruction decoder circuit of this embodiment has an instruction register 20 that temporarily stores, for example, an 8-bit coded instruction NI during the instruction execution period, and an output signal a of the instruction register 20 is applied to the decoder 21. It will be done. Decoder 21
decodes the output signal a, selects one of the plurality of output signals, and provides it to the OR circuit 22. The OR circuit 22 is configured by, for example, a plurality of MOS transistors arranged in a matrix, and performs the logical sum of the output signals C of the decoder 21 to send out a plurality of output signals C, which are applied to the AND circuit 23 . The AND circuit 23 is configured by, for example, a plurality of MOS transistors arranged in a matrix, and is a circuit that performs the logical product of the output signal S;C of the OR circuit 22 and the timing signal TS to output a control signal CS. be. Control signal O
9 is given to each register, buffer, etc. to be controlled.

さらに、本実施例では、命令レジスタ２０の出力信号ａ
を有効にするか、無効にするかの選択を行なう制御回路
、例えばシフトレジスタ２４が設けられている。シフト
レジスタ２４は、対象プログラムが格納されるある機種
のマイコンに応じたシリアルな゛データ（例えば、その
機種の命令数等のデータ）ｄをクロック信号ｅに同期し
て入力し、そのシリアルなデータｄをパラレルデータに
変換してその出力信号ｆをデコーダ２１に与える回路で
ある。Furthermore, in this embodiment, the output signal a of the instruction register 20
A control circuit, for example, a shift register 24, is provided to select whether to enable or disable. The shift register 24 inputs serial data d corresponding to a certain model of microcomputer in which the target program is stored (for example, data such as the number of instructions for that model) in synchronization with the clock signal e, and reads the serial data. This circuit converts d into parallel data and provides the output signal f to the decoder 21.

第４図はデコーダ２１の回路構成図である。FIG. 4 is a circuit diagram of the decoder 21.

このデコーダ２１は、命令数に応じた複数個のインバー
タ３０及び論理積ゲート（ＡＮＤゲートという）　３１
−０〜３１−ｎを有している。命令レジスタ２０の出力
信号ａ、すなわち現在実行すべき命令信号はインバータ
３０へ入力され、そのインバータ３０で反転される。さ
らに、命令レジスタ２０の出力信号ａ、インバータ３０
の出力信号、及びシフトレジスタ２４の命令数分の出力
信号ｆ（ｆｏ〜ｆｎ）は。This decoder 21 includes a plurality of inverters 30 and an AND gate (referred to as an AND gate) 31 according to the number of instructions.
-0 to 31-n. The output signal a of the instruction register 20, that is, the instruction signal to be currently executed, is input to an inverter 30 and is inverted by the inverter 30. Furthermore, the output signal a of the instruction register 20, the inverter 30
and the output signals f (fo to fn) corresponding to the number of instructions of the shift register 24.

ＡＮＤゲート３１−０〜３１−ｎへ入力され、そのＡＮ
Ｄゲート３１−０〜３１−ｎへ入力され、そのＡＮＤゲ
ート３１−０〜３１、、−ｎで論理積がとられる。ＡＮ
Ｄゲー）　３１−０〜３１−ｎｃ７）複数の出力信号ｂ
（ｂＯ−ｂｎ）は、ＯＲ回路２２へ与えられる。ここで
、複数個のＡＮＤゲート３１−０〜３　ｌ−ｎのうち、
３１−０には複数個のインバータ３０の出力信号が全て
人力され、他の３１−１〜３１−ｎには複数個のインバ
ータ出力信号のうちのある数分だけそれに代って命令レ
ジスタ２０の出力信号ａが入力される。It is input to AND gates 31-0 to 31-n, and its AN
The signals are input to D gates 31-0 to 31-n, and the AND gates 31-0 to 31, . . . -n perform a logical AND operation. AN
D game) 31-0 to 31-nc7) Multiple output signals b
(bO-bn) is given to the OR circuit 22. Here, among the plurality of AND gates 31-0 to 3 l-n,
All the output signals of the plurality of inverters 30 are input manually to 31-0, and only a certain number of the output signals of the plurality of inverters are input to the other 31-1 to 31-n instead. Output signal a is input.

以上のように構成される評価用マイコンの動作について
説明する。The operation of the evaluation microcomputer configured as described above will be explained.

ある下位機種のマイコン用プログラムを評価する場合、
その対象プログラムを第２図の入出力装置３を介して制
御部ｌｂ内の命令レジスタ２０に与えると共に、評価対
象となる下位機種のマイコンに応じたシリアルなデータ
ｄとクロック信号ｅを外部よりシフトレジスタ２４に与
える。シフトレジスタ２４は、クロック信号ｅに同期し
てシリアルなデータｄを順次入力してそのデータｄをパ
ラレルデータに変換し、出力信号ｆ（ｆｏ−ｆｎ）を送
出する。When evaluating a program for a certain low-end microcontroller,
The target program is given to the instruction register 20 in the control unit lb via the input/output device 3 shown in FIG. It is given to register 24. The shift register 24 sequentially receives serial data d in synchronization with the clock signal e, converts the data d into parallel data, and sends out an output signal f (fo-fn).

出力信号ｆ（ｆＯ−ｆｒ＋）はデコーダ２１中のＡＮＤ
ゲート３１−０〜３１−ｎへ入力される。これにより、
下位機種ので・ｒコンに対するデータの設定が行なわれ
る。The output signal f(fO−fr+) is the AND signal in the decoder 21.
It is input to gates 31-0 to 31-n. This results in
For lower-level models, data settings for the r controller are performed.

命令レジスタ２０は、対象プログラムの命令ＸＩを命令
実行期間中保持し、その命仝ＮＩを所定のタイミングで
読出して出力信号ａとして送出し、デコーダ２１中のイ
ンバータ３０及びＡＮＤゲート３１−１〜３１−ｒ＋に
グーえる。The instruction register 20 holds the instruction XI of the target program during the instruction execution period, reads out the instruction NI at a predetermined timing, sends it out as an output signal a, and outputs the instruction XI of the target program to the inverter 30 and AND gates 31-1 to 31 in the decoder 21. -r+ makes me go crazy.

ここで、命令レジスタ２０における複数の出力信号ａが
全て論理“０゛°の場合、複数個のインバータ３０の出
力信号は全て論理”１”となり、それがＡＮＤゲー）３
１−０〜３１−ｎに入力される。ＡＮＤゲート３１−０
にはインバータ３０の出力信号が全て入力され、その他
のＡＮＤゲート３１−１〜３１−ｎにはインバータ３０
の出力信号と命令レジスタ２０の出力信号ａとが入力さ
れている。そのため、ＡＮＤゲーｈ３１−１〜３１−ｎ
の出力信号ｂｌ−ｂｎは、シフトレジスタ２４の出力信
号ｆｌ−ｆｎが論理“０”または°ｌ”かを問わず、全
て論理“０°”となる。Here, when the plurality of output signals a in the instruction register 20 are all logic "0", the output signals of the plurality of inverters 30 are all logic "1", which is the AND game) 3
It is input to 1-0 to 31-n. AND gate 31-0
All the output signals of the inverter 30 are input to , and the inverter 30 is input to the other AND gates 31-1 to 31-n.
The output signal of the instruction register 20 and the output signal a of the instruction register 20 are input. Therefore, AND game h31-1 to 31-n
The output signals bl-bn of the shift register 24 are all logic "0" regardless of whether the output signals fl-fn of the shift register 24 are logic "0" or "l".

この時、シフトレジスタ２４の出力信号ｆＯが論理°“
ｌ”とすると、ＡＮＤゲート３１−０の入力は全て論理
“ｌ”となり、その出力信号ｂＯが論理“１”となる、
そのため、命令レジスタ２０から出力された複数の出力
信号ａのうち、１つが選択され、デコードされたことに
なる。論理“１”の出力信号ｂＯはＯＲ回路２２で論理
和がとられ、そのＯＲ回路２２の出力信号ＣがＡＮＤ回
路２３に与えられる。ＡＮＤ回路２３は、タイミング信
号ＴＳに同期して制御信号Ｃ８を出力し、レジスタ、バ
ッファ等の各制御対象に与える。これにより、命令ＩＮ
が実際に実行され、対象プログラムの良、否等の評価が
行える。At this time, the output signal fO of the shift register 24 is in logic “
l", all the inputs of the AND gate 31-0 become logic "l", and the output signal bO becomes logic "1".
Therefore, one of the plurality of output signals a output from the instruction register 20 is selected and decoded. The logical "1" output signal bO is logically summed by the OR circuit 22, and the output signal C of the OR circuit 22 is applied to the AND circuit 23. The AND circuit 23 outputs a control signal C8 in synchronization with the timing signal TS, and applies it to each control target such as a register and a buffer. This allows the instruction IN
is actually executed, and it is possible to evaluate whether the target program is good or bad.

しかし、前記シフトレジスタ２４の出力信号ｆＯが論理
“０″であれば、ＡＮＤゲー）３１−０の出力信号ｂｏ
は論理“Ｏ”となる、そのため、前記のような命令ＩＮ
の解読は行なわれないことになる。すなわち、シフトレ
ジスタ２４の出力信号ｆＯ〜ｆｎが論理゛ｌ　ＩＴであ
れば、対応する命令ＩＮが入力されたときにそれを解読
し、出力信号ｆＯ〜ｆｎが論理１４０”であれば、対応
する命令ＩＮが入力されてもそれを解読しないことにな
る。However, if the output signal fO of the shift register 24 is logic "0", the output signal bo of the AND gate 31-0 is
becomes logic “O”, therefore, the above instruction IN
will not be decoded. That is, if the output signals fO to fn of the shift register 24 are logic ``1IT'', the corresponding instruction IN is decoded when it is input, and if the output signals fO to fn are logic 140'', the corresponding instruction IN is input. Even if the command IN is input, it will not be decoded.

同様に、他の下位機種のマイコン用プログラムを評価す
る場合には、そのマイコンに応じたデータｄをシフトレ
ジスタ２４に入力すれば、任意の目的プログラムの命令
ＩＮを的確に解読し、それによって高精度な評価が行え
る。Similarly, when evaluating a program for a microcomputer of another low-level model, by inputting the data d corresponding to that microcomputer to the shift register 24, the instruction IN of any target program can be accurately decoded, thereby increasing the Accurate evaluation can be performed.

このように本実施例では、命令デコーダ回路にシフトレ
ジスタ２４を設け、コード化された命令毎にその命令を
有効にするか、無効にするかの選択を行なわせるように
したので、最上位機種を用いた評価用マイコンを１つ作
れば、それよりも下位機種のマイコン用プログラムを全
て評価できる。In this way, in this embodiment, the shift register 24 is provided in the instruction decoder circuit, and the selection of whether to enable or disable each coded instruction is made. If you create one evaluation microcontroller using , you can evaluate all programs for microcontrollers of lower model models.

そのため、専用の評価用マイコンや、アセンブラを用意
する必要がなく、工数の削除が期待できる。Therefore, there is no need to prepare a dedicated evaluation microcontroller or assembler, and it is expected that man-hours will be reduced.

なお、上記実施例では、命令解読の実行を制御する制御
回路として、シフトレジスタ２４を用いたが、これ以外
の回路で構成することもでき、さらにその回路構成に応
じてそれに入力されるデータｄをパラレル信号に変える
こともできる。また、評価用マイコンや命令デコーダ回
路の全体構成を、図示以外の構成に種々変種することも
可能である。In the above embodiment, the shift register 24 is used as a control circuit for controlling the execution of instruction decoding, but it may be constructed from other circuits, and the data d input thereto may be configured according to the circuit configuration. can also be converted to parallel signals. Furthermore, the overall configuration of the evaluation microcomputer and instruction decoder circuit can be modified into configurations other than those shown.

（発明の効果） 以上詳細に説明したように、本発明によれば、命令解読
の実行を制御する制御回路を設けたので、評価用マイコ
ンを１つ作れば、それで各種のプログラムを的確に評価
できる。そのため、専用の評価用マイコンやアセンブラ
を用意する必要がなく、プログラムの開発等を円滑に行
える。(Effects of the Invention) As explained in detail above, according to the present invention, since a control circuit is provided to control the execution of instruction decoding, various programs can be evaluated accurately by making one evaluation microcontroller. can. Therefore, there is no need to prepare a dedicated evaluation microcomputer or assembler, and program development can be performed smoothly.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例を示す評価用ｌチップマイクロ
コンピュータにおける命令デコーダ回路の構成ブロック
図、第２図は従来の評価用１チップマイクロコンピュー
タの構成ブロック図、第３図は第２図中の命令デコーダ
回路の構成ブロック図、第４図は第１図中のデコーダの
回路図である。 １・・・・・・中央処理装置（ＣＰＵ）、１ｂ・・・・
・・制御部、２０・・・・・・命令レジスタ、２１・・
・・・・デコーダ、２２・旧・・論理和回路（ＯＲ回路
）、２３・・・・・・論理積回路（ＡＮＤ回路）、２４
・・・・・・シフトレジスタ（制御回路）　、　ａＳ・
・・・・・制御信号、ＩＮ・・・・・・命令、ｄ・・・
・・・データ。 出願人代理人　　　柿　　本　　恭　　成力２駕　む し− ηFIG. 1 is a block diagram of the configuration of an instruction decoder circuit in an evaluation 1-chip microcomputer showing an embodiment of the present invention, FIG. 2 is a configuration block diagram of a conventional evaluation 1-chip microcomputer, and FIG. FIG. 4 is a block diagram of the structure of the instruction decoder circuit in FIG. 1. 1...Central processing unit (CPU), 1b...
...Control unit, 20...Instruction register, 21...
... Decoder, 22. Old... Logical sum circuit (OR circuit), 23... Logical product circuit (AND circuit), 24
・・・・・・Shift register (control circuit), aS・
...Control signal, IN...Command, d...
···data. Applicant's agent Kakimoto Kyo Seiriki 2-Kan Mushi- η

Claims (1)

【特許請求の範囲】 評価すべきプログラムの命令を解読してそれに応じた制
御信号をつくる命令デコーダ回路を備え、前記制御信号
に基づき前記解読された命令を実行して前記プログラム
の評価を行なう評価用１チップマイクロコンピュータに
おいて、 前記命令デコーダ回路に、評価すべきプログラムに応じ
たデータに基づき前記命令の解読を実行するか否かを制
御する制御回路を設けたことを特徴とする評価用１チッ
プマイクロコンピュータ。[Scope of Claims] An evaluation comprising an instruction decoder circuit that decodes instructions of a program to be evaluated and generates a corresponding control signal, and evaluates the program by executing the decoded instructions based on the control signal. A one-chip microcomputer for evaluation, characterized in that the instruction decoder circuit is provided with a control circuit that controls whether or not to decode the instructions based on data corresponding to the program to be evaluated. microcomputer.