JPS6290550A - Method for detecting peak value - Google Patents

Abstract

PURPOSE:To enhance detection accuracy by reducing the effect of multiple trigger, by determining a peak value from the generation state of the multiple trigger generated at the time of the detection of the peak value. CONSTITUTION:When the wave form of a sine wave input signal Vin having noise superposed thereto is a signal wave form A, multiple trigger with a signal wave from B is generated in the output of a voltage comparator 4 while a signal wave form C synchronous to the wave form A is obtained by a voltage comparator 5 and the comparing result of FF9, 10 is renewed at every one cycle by the signal wave form C and the Q output of FF9 comes to a signal wave form D. The wave form D is applied to FF10 as a data signal and the wave form C to FF10 as a set signal and high speed pulses appearing in Q, Q outputs thereof have signal wave forms E, F. Therefore, the DC component corresponding to the generation frequency of the multiple trigger is detected by integrators 11, 12 having time constants sufficiently larger than the repeated frequencies of the wave forms E, F. As a result, highly accurate peak detection is enabled.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はアナログ信号のピーク値検出方法に係り、特に
精度の高いピーク値検出方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a method for detecting peak values of analog signals, and particularly to a method for detecting peak values with high accuracy.

〔発明の背景〕[Background of the invention]

回路への入力信号振幅管理やアナログ計測等には、信号
のピーク値を検出する必要があり、種々のピーク値検出
回路が使用されている。BACKGROUND ART It is necessary to detect the peak value of a signal for amplitude management of input signals to a circuit, analog measurement, etc., and various peak value detection circuits are used.

第９図は、長橋著：高速・広帯域アンプの設計。Figure 9 is from Nagahashi's Design of High Speed/Broadband Amplifier.

ＣＱ出版（１９８２）２３６〜２３７頁に記載されてい
る従来のピーク値検出回路である。このピーク値検出回
路では、ホールドコンデンサＣにホールドされている電
圧よりも大きな入力信号が入力されない限り、ダイオー
ドＤ２．Ｄ３はオフ状態にあり、ホールドコンデンサＣ
と増幅器Ａ１とは切り離されている。従って、ホールド
コンデンサＣの端子電圧は入力信号のピーク電圧を保持
し、この電圧は高入力インピーダンスを有する増幅器Ａ
２を介して出力される。This is a conventional peak value detection circuit described in CQ Publishing (1982), pages 236-237. In this peak value detection circuit, unless an input signal larger than the voltage held by the hold capacitor C is input, the diode D2. D3 is in the off state and hold capacitor C
and amplifier A1 are separated. Therefore, the terminal voltage of the hold capacitor C holds the peak voltage of the input signal, and this voltage is applied to the amplifier A, which has a high input impedance.
2.

第９図に示す回路では、負帰還回路に入れた整流用ダイ
オードＤ２．Ｄ３の順方向電圧による誤差を低減するた
めに、増幅器Ａ１には十分太き％Ｎ開ループ利得を持た
せである。しかし、入力信号周波数の上昇に伴い増幅器
Ａ１の開ループ利得の低下は避けられず、誤差の増大す
る数ＭＨｚ以上の高周波帯ではあまり使用されない。In the circuit shown in FIG. 9, a rectifier diode D2. In order to reduce the error due to the forward voltage of D3, the amplifier A1 is provided with a sufficiently large %N open loop gain. However, as the input signal frequency increases, the open loop gain of the amplifier A1 inevitably decreases, and it is not often used in high frequency bands of several MHz or more where errors increase.

これに対して、数Ｍ　Ｈｚ以上の信号のピーク値検出に
は、岡村著：続ＯＰアンプ回路の設計、ＣＱ出版（１９
７８）、９９〜１１３頁に記載された。高速電圧比較器
を使用したピーク値検出器が使用されてし）る。これを
第１０図に示す、この回路は、入力信号（被測定信号）
ｅｉのピーク値と、比較直流電圧（参照電圧）Ｖｒｅｆ
とを電圧比較器によって大小比較することによってピー
クを検出する。一般に良く用いられる様に、広帯域増幅
器の出力にピーク検出回路を設け、広帯域に渡る振幅計
測を行う場合には、第１１図の様に入力信号ｅ１には広
帯域増幅器の雑音が重畳する。この様な入力信号のピー
クと比較直流電圧との比較時には、雑音によって電圧比
較器の出力ｅ０は激しく変動し、所謂マルチプルトリガ
を生ずる。従って、入力信号の真のピーク値を知ること
は困難である。このマルチプルトリガを減少させる一方
法は電圧比較にヒステリシス特性を持たせることである
。しかし、これによって比較精度が向上するものではな
い。また、他の方法として、検出対象となる周期的入力
信号のピークに同期したストローブ信号を発生させ、こ
れが与えられた時間だけ電圧比較器を動作させることが
おこなわれる。この方式ではストローブ信号の幅が狭い
ほどマルチプルトリガの影響を低減できるが、ピークに
同期した狭間隔のストローブ信号の発生が困難である。On the other hand, in order to detect the peak value of a signal of several MHz or higher, Okamura, "Design of OP Amplifier Circuits", CQ Publishing (1999)
78), pp. 99-113. A peak value detector using a high speed voltage comparator is used). This is shown in FIG.
The peak value of ei and the comparison DC voltage (reference voltage) Vref
The peak is detected by comparing the magnitudes of and with a voltage comparator. When a peak detection circuit is provided at the output of a wideband amplifier to perform amplitude measurement over a wideband, as is commonly used, noise from the wideband amplifier is superimposed on the input signal e1 as shown in FIG. When the peak of such an input signal is compared with the comparison DC voltage, the output e0 of the voltage comparator fluctuates drastically due to noise, resulting in a so-called multiple trigger. Therefore, it is difficult to know the true peak value of the input signal. One way to reduce this multiple trigger is to provide hysteresis characteristics to the voltage comparison. However, this does not improve the comparison accuracy. Another method is to generate a strobe signal synchronized with the peak of a periodic input signal to be detected, and to operate the voltage comparator for a given period of time. In this method, the influence of multiple triggers can be reduced as the width of the strobe signal is narrower, but it is difficult to generate narrowly spaced strobe signals synchronized with peaks.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、入力信号に重畳した雑音等で発生する
マルチプルトリガの影響を軽減した検出精度の高いピー
ク値検出方法を提供することにある。An object of the present invention is to provide a peak value detection method with high detection accuracy that reduces the influence of multiple triggers caused by noise superimposed on an input signal.

〔発明の概要〕[Summary of the invention]

本発明は、被測定信号に重畳する雑音の分布状態がガウ
ス分布であると仮定し、ピーク値検出時に発生するマル
チプルトリガの発生状態からピーク値を決定する。The present invention assumes that the distribution state of noise superimposed on the signal under measurement is a Gaussian distribution, and determines the peak value from the state of occurrence of multiple triggers that occur when detecting the peak value.

本発明の好適な第１の実施態様は、比較する参照電圧を
可変にしてマルチプルトリガの発生頻度を変化させ、マ
ルチプルトリガが発生してしする周期に亘るパルス信号
と、該パルス信号を反転したパルス信号とを発生させ、
これ等の各パルス信号の積分値を夫々求め、両種分値の
差が零となるときの参照電圧値をピーク値とするもので
ある。A first preferred embodiment of the present invention is to vary the reference voltage to be compared to change the frequency of occurrence of multiple triggers, and to invert the pulse signal over the period after multiple triggers occur and the pulse signal. generate a pulse signal,
The integrated value of each of these pulse signals is determined, and the reference voltage value when the difference between the two types of values becomes zero is taken as the peak value.

本発明の好適な第２の実施態様は、比較する参照電圧を
可変にしてマルチプルトリガの発生頻度を変化させ、マ
ルチプルトリガの発生数が最大数となるときの参照電圧
値をピーク値とするものである。In a second preferred embodiment of the present invention, the reference voltage to be compared is varied to change the frequency of occurrence of multiple triggers, and the reference voltage value when the number of occurrences of multiple triggers reaches the maximum is set as the peak value. It is.

〔発明の実施例〕[Embodiments of the invention]

以下１本発明の一実施例を第１図乃至第８図を参照して
説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 8.

第１図は本発明の第１の実施例を適用したピーク値検出
回路の構成図である。同図において、１は比較直流電圧
源、２は信号入力端、３は同期信号発生用電圧源、４，
５は電圧比較器、６は遅延回路、７は切換器、８はモー
ド切換信号入力端。FIG. 1 is a block diagram of a peak value detection circuit to which a first embodiment of the present invention is applied. In the figure, 1 is a comparison DC voltage source, 2 is a signal input terminal, 3 is a synchronizing signal generation voltage source, 4,
5 is a voltage comparator, 6 is a delay circuit, 7 is a switch, and 8 is a mode switching signal input terminal.

９．１０は高速論理回路（例えばＥＣ：Ｌ）でなるフリ
ップフロップ、１１．１２は積分器、１３は作動増幅器
、１４は比較基準出力電圧である。9.10 is a flip-flop made of a high-speed logic circuit (for example, EC:L), 11.12 is an integrator, 13 is a differential amplifier, and 14 is a comparison reference output voltage.

信号入力端２に加えられた入力信号（被測定アナログ信
号）Ｖｉｎは、比較直流電圧１の比較直流電圧（参照電
圧）　Ｖ　ｒｅｆと電圧比較器４によって大小比較され
る。電圧比較器５には入力信号Ｖｉｎと同期信号発生用
電圧源３の同期信号発生用電圧ＶＤＣが入力され、入力
信号Ｖｉｎに同期した同期信号を発生する。電圧比較器
５の差動論理出力は切換器７に入力され、モード切換信
号端８に加えられたモード切換信号によって切換器７か
ら出力されるモードが選択される。モード切換信号によ
って作動論理出力の非反転出力を選択すると、入力信号
の正側ピーク値を検出でき１反転出力を選択すると、負
側ピーク値を検出できる。電圧比較器４の出力は、切換
器７の伝搬遅延時間だけ遅延回路６によって遅延され、
フリップフロップ９のセット信号となる。また、切換器
７の同期信号出力は、フリップフロップ９のフロック信
号になると共に、フリップフロップエ０のセット信号と
なる。The input signal (analog signal to be measured) Vin applied to the signal input terminal 2 is compared in magnitude with a comparison DC voltage (reference voltage) V ref of the comparison DC voltage 1 by a voltage comparator 4 . The input signal Vin and the synchronization signal generation voltage VDC of the synchronization signal generation voltage source 3 are input to the voltage comparator 5, and generates a synchronization signal synchronized with the input signal Vin. The differential logic output of the voltage comparator 5 is input to a switch 7, and the mode output from the switch 7 is selected by a mode switching signal applied to a mode switching signal terminal 8. If the non-inverted output of the operating logic output is selected by the mode switching signal, the positive peak value of the input signal can be detected, and if the 1-inverted output is selected, the negative peak value can be detected. The output of the voltage comparator 4 is delayed by the delay circuit 6 by the propagation delay time of the switch 7,
This becomes a set signal for the flip-flop 9. Further, the synchronizing signal output from the switch 7 becomes a flock signal for the flip-flop 9 and a set signal for the flip-flop E0.

更にフリップフロップ１０には、フリップフロップ９の
反転出力がデータ信号として与えられる。従って、フリ
ップフロップ９，１０に保持される電圧比較器４の比較
結果は同期信号によって一周期毎に更新される。Furthermore, the inverted output of the flip-flop 9 is applied to the flip-flop 10 as a data signal. Therefore, the comparison results of the voltage comparator 4 held in the flip-flops 9 and 10 are updated every cycle by the synchronizing signal.

ここで今、第２図に示す様に、雑音電圧が重畳した入力
信号が信号入力端子２に印加され、この中心電圧Ｖ。を
検出する場合について述べる。中心電圧ｖ０が比較直流
電圧源１の電圧Ｖ　ｒｅｆと略等しく、Ｖ　ａ　＃　Ｖ
　ｒ　ｅ　ｆとなった場合に、フリップフロップ１０の
差動論理出力０１石には、重畳雑音に起因する高速パル
ス信号が発生する。Now, as shown in FIG. 2, an input signal on which a noise voltage is superimposed is applied to the signal input terminal 2, and this center voltage V. We will describe the case of detecting. The center voltage v0 is approximately equal to the voltage V ref of the comparison DC voltage source 1, and V a # V
When r e f occurs, a high-speed pulse signal is generated at the differential logic output 01 of the flip-flop 10 due to superimposed noise.

重畳雑音が第２図に示す様にガウス分布していると仮定
すると、フリップフロップ１ｏの作動論理出力Ｑ、Ｑに
発生する高速パルスの発生頻度は、Ｖ、＝Ｖｒｅｆの時
に最も高く且つ互いに等しくなる。Assuming that the superimposed noise has a Gaussian distribution as shown in Figure 2, the frequency of occurrence of high-speed pulses generated at the operational logic outputs Q and Q of the flip-flop 1o is highest and equal to each other when V, = Vref. Become.

従って、このフリップフロップ１０の差動論理出方Ｑ、
Ｑを入力信号周波数以上の互いに等しい時定数を持った
積分器１１．１２によって積分することによって、高速
パルスの最頻値に相等する直流電圧を得ることができる
。第２図の例では、積分器１１．１２の出力には、互い
に等しい論理レベルＨｉとＬｏｗとの中間電圧が発生す
る。従って、この時、積分器１１．１２の出力電圧の差
分を差動増幅器１３によって求めた比較基準出力電圧１
４は零となる。すなわち、比較基準出力電圧１４が零と
なる時、中心電圧■。が比較直流電圧源１の電圧Ｖｒｅ
ｆと等しくなった時であり、Ｖｒａｆを変化させ、比較
基準出力電圧１４が零となる電圧を見つければ、その時
のＶｒｅｆが入力信号電圧ピークの最確値を与えること
になる。本実施例において、フリップフロップ１０の積
分した差動出力電圧を比較基準としているが、これによ
って、論理素子の温度及び電源の変動による比較基準出
力電圧１４への影響を軽減できる利点がある。Therefore, the differential logic output Q of this flip-flop 10,
By integrating Q using integrators 11 and 12 having equal time constants equal to or higher than the input signal frequency, a DC voltage equivalent to the mode of the high-speed pulse can be obtained. In the example of FIG. 2, an intermediate voltage between equal logic levels Hi and Low is generated at the outputs of the integrators 11 and 12. Therefore, at this time, the comparison reference output voltage 1 obtained by using the differential amplifier 13 from the difference between the output voltages of the integrators 11 and 12
4 becomes zero. That is, when the comparison reference output voltage 14 becomes zero, the center voltage ■. is the voltage Vre of comparison DC voltage source 1
If Vraf is changed and a voltage at which the comparison reference output voltage 14 becomes zero is found, Vref at that time will give the most probable value of the input signal voltage peak. In this embodiment, the integrated differential output voltage of the flip-flop 10 is used as the comparison standard, which has the advantage of reducing the influence of fluctuations in the temperature and power supply of the logic element on the comparison reference output voltage 14.

次に第１図に示した実施例の作動を第３図のタイミング
チャートを参照して説明する。尚、第３図は、雑音が重
畳した正弦波入力信号の上側ピーク値を比較直流電圧源
の電圧Ｖｒｅｆで検出する場合の各部の動作波形を示し
、各波形は第１図の同一符号点における信号波形に対応
する。ここでは、入力信号（被測定信号）が正弦波の場
合を説明する。Next, the operation of the embodiment shown in FIG. 1 will be explained with reference to the timing chart shown in FIG. In addition, FIG. 3 shows the operating waveforms of each part when the upper peak value of the sine wave input signal on which noise is superimposed is detected using the voltage Vref of the comparison DC voltage source, and each waveform is shown at the same sign point in FIG. Corresponds to the signal waveform. Here, a case where the input signal (signal under measurement) is a sine wave will be explained.

電圧比較器４の入力波形が波形Ａの様な場合、電圧比較
器４の出力には波形Ｂの様にマルチプルトリガが発生す
る。このマルチプルトリガは、ピークに重畳した雑音が
正側に振れ、信号電圧〉Ｖｒｅｆとなった時に生じる。When the input waveform of the voltage comparator 4 is like waveform A, multiple triggers like waveform B are generated at the output of the voltage comparator 4. This multiple trigger occurs when the noise superimposed on the peak swings to the positive side and the signal voltage>Vref.

図示の例では、波形Ａの３周期口のピークに重畳した雑
音は負側に振れている為、この点では信号電圧＜Ｖｒｅ
ｆとなり、マルチプルトリガは生じていない。In the illustrated example, the noise superimposed on the peak at the beginning of the third period of waveform A swings to the negative side, so at this point the signal voltage < Vre
f, and multiple triggers have not occurred.

一方、電圧比較器５により波形Ａに同期した同期信号（
波形Ｃ）が得られる。この信号Ｃによりフリップフロッ
プ９，１０の比較結果は一周期毎に更新され、この時、
フリップフロップ９のＱ出力は波形りの様になる。この
信号りは、マルチプルトリガの立上りで立上り、信号Ｃ
の立上りで立下るパルス信号である。On the other hand, the voltage comparator 5 generates a synchronization signal (
Waveform C) is obtained. The comparison results of the flip-flops 9 and 10 are updated every cycle by this signal C, and at this time,
The Q output of the flip-flop 9 has a waveform. This signal rises at the rising edge of the multiple trigger, and the signal C
This is a pulse signal that falls at the rising edge of .

この信号りがデータ信号として、また信号Ｃがセット信
号として夫々フリップフロップ１０に与えられると、フ
リップフロップ１０の差動論理出力Ｑ、Ｑに現れる高速
パルス信号の信号波形は夫々Ｅ。When this signal R is applied as a data signal and the signal C is applied as a set signal to the flip-flop 10, the signal waveforms of the high-speed pulse signals appearing at the differential logic outputs Q and Q of the flip-flop 10 are respectively E.

Ｆとなる。信号Ｅは、信号Ｃが立上がった時の信号りの
値がハイレベルの時に立上り、信号Ｃが立上った時の信
号りの値がローレベルになるまでハイレベルを示すパル
ス信号である。すなわち、波形Ｂにマルチプルトリガを
生じてもフリップフロップ１０の差動論理出力Ｑ、Ｑに
は、波形Ｅ、Ｆに示す様に各々の周期での入力信号と比
較直流源の電圧Ｖ　ｒｅｆとの大小比較結果が出力され
ることになる。波形Ｅ、Ｆの繰返し周期よりも十分大き
い時定数を持つ積分器１１．１２によって、マルチプル
リガの発生頻度に対応した直流分を検出することができ
る。It becomes F. Signal E is a pulse signal that rises when the signal value when signal C rises is high level, and remains high until the signal value when signal C rises becomes low level. . In other words, even if multiple triggers occur in waveform B, the differential logic outputs Q and Q of the flip-flop 10 have a difference between the input signal and the comparison DC source voltage V ref at each period, as shown in waveforms E and F. The results of the size comparison will be output. Integrators 11 and 12 having a time constant sufficiently larger than the repetition period of waveforms E and F can detect a DC component corresponding to the frequency of occurrence of multiple triggers.

次に、本実施例の有効性を検証するために試作した回路
を第４１ｉ！ｉに示す、試作回路は広帯域化のためにＥ
ＣＬ論理を使用して構成した。第４図において、フリッ
プフロップ１０までの回路は第１図と同様であるために
、積分器１１．１２及び差動増幅器１３について実際の
回路例を示しである。この試作回路の周波数特性を第５
図に示すが１０ＫＨｚ〜１００ＭＨｚ以上までの広帯域
が得られている。第６図には、入力信号として周波数Ｉ
ＭＨｚ、約振幅２ＶＰ−Ｐの正弦波に５ｍＶｐ−ｐの雑
音を重畳させた場合の比較直流電圧源１の電圧Ｖｒａｆ
に対する比較基準出力電圧１４の特性を示した。比較基
準出力電圧１４を１ｍＶの精度で測定した場合に、特性
曲線の傾斜（略１　：　１０００）から入力振幅の検出
精度は約１７μＶの高精度が得られることがわかる。以
上に示した試作回路の実測例からも本実施例は、従来例
の様にマルチプルトリガの影響をうけることなく高精度
のピーク検出が可能なことがわかる。Next, a prototype circuit was fabricated to verify the effectiveness of this example. The prototype circuit shown in i is E
Constructed using CL logic. In FIG. 4, since the circuit up to the flip-flop 10 is the same as that in FIG. 1, an actual circuit example is shown for the integrator 11, 12 and the differential amplifier 13. The frequency characteristics of this prototype circuit are
As shown in the figure, a wide band from 10 KHz to 100 MHz or more is obtained. FIG. 6 shows a frequency I as an input signal.
Voltage Vraf of comparative DC voltage source 1 when noise of 5 mVp-p is superimposed on a sine wave of MHz, approximately amplitude 2VP-P
The characteristics of the comparison reference output voltage 14 are shown. When the comparison reference output voltage 14 is measured with an accuracy of 1 mV, it can be seen from the slope of the characteristic curve (approximately 1:1000) that the input amplitude detection accuracy can be as high as about 17 μV. It can also be seen from the above-described actual measurement example of the prototype circuit that this embodiment is capable of highly accurate peak detection without being affected by multiple triggers unlike the conventional example.

第７図は、本発明の実施例を自動計測器に適用したもの
である。１５は制御用計算機、１６は比較直流電圧を発
生するＤ／Ａ変換器、２は信号入力端、１７は同期信号
発生用電圧を与えるＤ／Ａ変換器。FIG. 7 shows an embodiment of the present invention applied to an automatic measuring instrument. 15 is a control computer, 16 is a D/A converter that generates a comparison DC voltage, 2 is a signal input terminal, and 17 is a D/A converter that provides a voltage for generating a synchronizing signal.

４．５は電圧比較器、６は遅延回路、７は切換器。4.5 is a voltage comparator, 6 is a delay circuit, and 7 is a switch.

９．１０はフリップフロップ、１１．１２は積分器、１
３は差動増幅器、１８はＡ／Ｄ変換器である。第７図の
回路動作は次の様になる６制御用計算機１５によって上
下のピーク検出モード切換信号が切換器７に与えられる
。続いて、同期信号発生用電圧をＤ／Ａ変換器１７より
発生させ、信号入力端２に加えられた入力信号に同期す
る同期信号を電圧比較器５により発生させる０次にＡ／
Ｄ変換器１８によって比較基準出力電圧を検出し、検出
対象となるピーク電圧と、Ｄ／Ａ変換器１６の出力電圧
との大小判定を行なう。判定結果に基づいてＤ／Ａ変換
器１６の電圧を順次変化させ、Ａ／Ｄ変換器１８の検出
電圧が零となる所を見つければ、この時のＤ／Ａ変換器
１６の出力電圧が検出対象ピーク電圧を与える。斯かる
自動計測器を使用することによって。9.10 is a flip-flop, 11.12 is an integrator, 1
3 is a differential amplifier, and 18 is an A/D converter. The operation of the circuit shown in FIG. 7 is as follows.6 A control computer 15 applies an upper and lower peak detection mode switching signal to the switch 7. Next, the D/A converter 17 generates a synchronizing signal generation voltage, and the voltage comparator 5 generates a synchronizing signal synchronized with the input signal applied to the signal input terminal 2.
A comparison reference output voltage is detected by the D converter 18, and a magnitude determination is made between the peak voltage to be detected and the output voltage of the D/A converter 16. If the voltage of the D/A converter 16 is sequentially changed based on the determination result and a point where the detected voltage of the A/D converter 18 becomes zero is found, the output voltage of the D/A converter 16 at this time is detected. Give the target peak voltage. By using such automatic measuring instruments.

あらかじめ制御用計算機１に入力した電圧比較器４のオ
フセット電圧、温度ドリフトデータを用いて誤差補正が
可能であり、より高精度化が実現できる。また、あらか
じめ、検出対象電圧の大略がわかっていれば、その電圧
値を初期データとしてＤ／Ａ変換器１６に与えることに
よって、計測速度の向上が計れる。Error correction can be performed using the offset voltage and temperature drift data of the voltage comparator 4 inputted to the control computer 1 in advance, and higher accuracy can be achieved. Furthermore, if the approximate voltage to be detected is known in advance, the measurement speed can be improved by providing the voltage value as initial data to the D/A converter 16.

次に本発明の第２実施例について第８図を使用して説明
する。第８図において、１９はＤ／Ａ変換器、２０は電
圧比較器、２１は信号入力端、２２は高速カウンタ、２
３はＡ／Ｄ変換器、２４は制御用計算機である。信号入
力端２１に加えた入力信号は、Ｄ／Ａ変換器１９の出力
電圧と大小比較される。ここで比較結果の大略はＡ／Ｄ
変換器２３を用いて知るが、厳密な比較は高速カウンタ
２２を使用する。すなわち、検出対象ピーク電圧とＤ／
Ａ変換器出力電圧が、はぼ一致した場合に電圧比較器２
０の出力に発生するマルチプルトリガの単位時間当りの
発生回数の計数によって行なう。マルチプルトリガの発
生頻度は、すでに述べた様に１重畳雑音がガウス分布で
あるとすれば、その中心電圧ｖＩＩで最大となる。従っ
て高速カウンタ２２によって単位時間当りのマルチプル
トリガの発生回数が最大となる時のＤ／Ａ変換器出力電
圧が、検出対象ピーク電圧の最確値を与えることになる
。第８図に示す第２実施例においても、制御用計算機２
４にあらかじめ、電圧比較器２０のオフセット電圧、温
度ドリフトデータを入力しておくことによって、誤差補
正が可能である。Next, a second embodiment of the present invention will be described using FIG. 8. In FIG. 8, 19 is a D/A converter, 20 is a voltage comparator, 21 is a signal input terminal, 22 is a high-speed counter, 2
3 is an A/D converter, and 24 is a control computer. The input signal applied to the signal input terminal 21 is compared in magnitude with the output voltage of the D/A converter 19. Here, the approximate comparison result is A/D
Converter 23 is used to know, but exact comparison uses high speed counter 22. In other words, the detection target peak voltage and D/
When the A converter output voltages match, voltage comparator 2
This is done by counting the number of times multiple triggers that occur at an output of 0 occur per unit time. As mentioned above, if the single-superimposed noise has a Gaussian distribution, the frequency of occurrence of multiple triggers is maximum at the center voltage vII. Therefore, the D/A converter output voltage when the number of occurrences of multiple triggers per unit time is maximized by the high-speed counter 22 provides the most probable value of the peak voltage to be detected. Also in the second embodiment shown in FIG.
By inputting the offset voltage and temperature drift data of the voltage comparator 20 in advance into 4, error correction is possible.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、従来例の電圧比較器を使用したピーク
検出回路において問題であった。入力信号に雑音が重畳
した場合に発生するマルチプルトリガによる検出精度の
低下を軽減することができる。特に、重畳雑音が、ガウ
ス分布である場合に、入力信号波形ピーク値の最確値を
求める目的には。According to the present invention, there is a problem in the peak detection circuit using the conventional voltage comparator. Deterioration in detection accuracy due to multiple triggers that occurs when noise is superimposed on the input signal can be reduced. Particularly, when the superimposed noise has a Gaussian distribution, the purpose is to find the most probable value of the input signal waveform peak value.

有効である。It is valid.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１の実施例を適用したピーク値検出
回路の回路図、第２図は入力信号にガウス雑音の重畳し
た様子を示す図、第３図は第１図に示す回路における各
部の信号波形図、第４図は試作回路図、第５図は試作回
路の検出ピークレベルの周波数特性図、第６図は試作回
路のピーク検出特性図、第７図は本発明の第１の実施例
を適用した自動ピーク値計測回路の回路図、第８図は本
発明の第２の実施例を適用したピーク値検出回路の回路
図、第９図は増幅器を使用した従来のピーク値検出回路
の回路図、第１０図は電圧比較器を使用した従来のピー
ク値検出回路の回路図、第１１図は重畳雑音とマルチプ
ルトリガの関係図である。 １・・・比較直流電圧源、２・・・信号入力端、３・・
・同期信号発生用電圧源、４，５・・・電圧比較器、６
・・・遅延回路、７・・・切換器、８・・・モード切換
信号入力端、９，１０・・・フリップフロップ、１１．
１２・・・積分器、１３・・・差動増幅器、１４・・・
比較基準出力電圧、１５・・・制御用計算機、１６．１
７・・・Ｄ／Ａ変換器、１８・・・Ａ／Ｄ変換器、１９
・・・Ｄ／Ａ変換器、２０・・・電圧比較器、２１・・
・信号入力端、２２・・・高速カウンタ、２３・・・Ａ
／Ｄ変換器、２４・・・制御計算機。 代理人弁理士　秋　　本　　正　　実 第５図 １！ＩｆｌｉＬ　（ＭＨｚ） 第６図 第９図 第１０図　　　　　第１１図 （ａ）（ｂ）Figure 1 is a circuit diagram of a peak value detection circuit to which the first embodiment of the present invention is applied, Figure 2 is a diagram showing how Gaussian noise is superimposed on an input signal, and Figure 3 is the circuit shown in Figure 1. 4 is a diagram of the prototype circuit, FIG. 5 is a frequency characteristic diagram of the detection peak level of the prototype circuit, FIG. 6 is a peak detection characteristic diagram of the prototype circuit, and FIG. 7 is a diagram of the detection peak level of the prototype circuit. 8 is a circuit diagram of an automatic peak value measuring circuit to which the first embodiment is applied, FIG. 8 is a circuit diagram of a peak value detection circuit to which the second embodiment of the present invention is applied, and FIG. 9 is a circuit diagram of a conventional peak value detection circuit using an amplifier. FIG. 10 is a circuit diagram of a conventional peak value detection circuit using a voltage comparator, and FIG. 11 is a diagram showing the relationship between superimposed noise and multiple triggers. 1... Comparison DC voltage source, 2... Signal input terminal, 3...
・Voltage source for synchronizing signal generation, 4, 5... Voltage comparator, 6
...Delay circuit, 7...Switcher, 8...Mode switching signal input terminal, 9, 10...Flip-flop, 11.
12... Integrator, 13... Differential amplifier, 14...
Comparison reference output voltage, 15...control computer, 16.1
7... D/A converter, 18... A/D converter, 19
...D/A converter, 20...Voltage comparator, 21...
・Signal input terminal, 22...High speed counter, 23...A
/D converter, 24...control computer. Representative Patent Attorney Tadashi Akimoto Figure 5 1! IfliL (MHz) Figure 6 Figure 9 Figure 10 Figure 11 (a) (b)

Claims (1)

【特許請求の範囲】 １、参照信号と、雑音信号が重畳したアナログ信号とを
比較器に入力し、該比較器の出力から前記アナログ信号
のピーク値を検出する方法において、前記参照電圧をア
ナログ信号のピーク値近傍に調整して該アナログ信号の
ピークに重畳した雑音信号に起因するトリガ信号を前記
比較器から出力させると共に、前記参照電圧を変化させ
て前記トリガ信号の出現率を変化させ、このトリガ信号
の状態からピーク値を求めることを特徴とするピーク値
検出方法。 ２、前記アナログ信号の複数周期間での各ピークにおい
て出現するトリガ信号の出現率が１／２になるときの前
記参照電圧値をピーク値とすることを特徴とする特許請
求の範囲第１項記載のピーク値検出方法。 ３、前記トリガ信号が発生している周期に亘るパルス信
号と該パルス信号の反転パルス信号とを発生させ、これ
等のパルス信号の積分値を比較し、差が零になったとき
に、トリガ信号の出現率が１／２であるとすることを特
徴とする特許請求の範囲第２項記載のピーク値検出方法
。 ４、前記トリガ信号の発生数が最大数となるときの前記
参照電圧値をピーク値とすることを特徴とする特許請求
の範囲第１項記載のピーク値検出方法。[Claims] 1. In a method of inputting a reference signal and an analog signal on which a noise signal is superimposed to a comparator and detecting the peak value of the analog signal from the output of the comparator, the reference voltage is outputting from the comparator a trigger signal caused by a noise signal adjusted to near the peak value of the signal and superimposed on the peak of the analog signal, and changing the reference voltage to change the appearance rate of the trigger signal; A peak value detection method characterized by determining a peak value from the state of this trigger signal. 2. Claim 1, characterized in that the reference voltage value when the appearance rate of the trigger signal appearing at each peak in a plurality of cycles of the analog signal is 1/2 is taken as the peak value. The peak value detection method described. 3. Generate a pulse signal over the period in which the trigger signal is generated and an inverted pulse signal of the pulse signal, compare the integral values of these pulse signals, and when the difference becomes zero, the trigger is activated. 3. The peak value detection method according to claim 2, wherein the signal appearance rate is 1/2. 4. The peak value detection method according to claim 1, wherein the reference voltage value when the number of generated trigger signals reaches a maximum is taken as the peak value.