JPS6288428A - Digital phase locked loop oscillator - Google Patents
Digital phase locked loop oscillatorInfo
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- JPS6288428A JPS6288428A JP60229623A JP22962385A JPS6288428A JP S6288428 A JPS6288428 A JP S6288428A JP 60229623 A JP60229623 A JP 60229623A JP 22962385 A JP22962385 A JP 22962385A JP S6288428 A JPS6288428 A JP S6288428A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばディジタル通信網の中で、網同期を確
立するための基準クロックを供給する網同期装置に適用
されるディジタル位相同期発振器に関するものである。Detailed Description of the Invention [Field of Industrial Application] This invention relates to a digital phase synchronization oscillator applied to a network synchronization device that supplies a reference clock for establishing network synchronization, for example in a digital communication network. It is.
「従来の技術」
ディジタル同期網では、各装置に網内の基準クロックを
供給し、その基準クロックで通信を行う必要がある。基
準クロックは、各局に設置された網同期装置により供給
され、網同期装置間の周波数同期は独立同期方式、相互
同期方式もしくは従属同期方式によって確立される。現
在、通常用いられる従属同期方式では、基準クロックを
網内に分配し、この基準クロックに網同期装置が位相同
期後、その網同期装置から局内各装置に基準クロックを
供給する。初期の網同期装置ではアナログ形の位相同期
回路により入力された基準クロックに同期した出力を得
ていた。その後、入力基準クロックが途絶えた場合にも
、位相同期回路の出力周波数が途絶える直前の値を保持
できるように、ディジタル形の位相同期回路が使用され
ている。``Prior Art'' In a digital synchronous network, it is necessary to supply each device with a reference clock within the network and perform communication using that reference clock. The reference clock is supplied by a network synchronizer installed at each station, and frequency synchronization between the network synchronizers is established by an independent synchronization method, a mutual synchronization method, or a dependent synchronization method. In the currently commonly used dependent synchronization system, a reference clock is distributed within the network, and after a network synchronizer performs phase synchronization with this reference clock, the network synchronizer supplies the reference clock to each device within the station. Early network synchronization devices used analog phase synchronization circuits to obtain outputs synchronized with the input reference clock. A digital phase-locked circuit is used so that even if the input reference clock is subsequently interrupted, the output frequency of the phase-locked circuit can maintain the value immediately before the interruption.
ここで位相同期回路の位相変動特性を、電カスベクトル
密度に着目して求めてみる。入力基桑クロックの電カス
ベクトル密度を５ｉ（ｆ）（ｆ ：離調周波数）、位相
同期回路出力１す１時の出力の電カスベクトル密度を５
ｓ（ｆ）、位相同期回路の１云連関数をＨ（ｆ））（ｐ
ニラプラス変数）とすれば、同期時の位相同期回路出力
の電カスベクトル密度Ｓ。（ｆ）は５ｏ（ｆ）＝Ｓｉ（
ｆ）ＩＨ（１））＋２＋５Ｓ（ｆ）ＩＩ−Ｈ（＋））Ｉ
” （１）と表わせる（文献〔１〕木原、牧野、
弱結合従属同期網の定常時クロック位相特性、電子通信
学会、論文誌ＶＯＩＪ６８−Ｂ、ＮＯ，］、、１９８５
）。式（１）において＋ １．−Ｈ（ｐ） Ｉ ２は高
域通過形特性を示すことから、Ｓ、（ｆ）のもつ低域成
分は抑圧されることとなる。この高域通過形特性のしゃ
新町周波数ω。は、ディジタル形位相同期回路では１次
ループの伝達関数の場合はぼループ利得ｋによって決定
される。Here, the phase fluctuation characteristics of the phase-locked circuit will be determined by focusing on the electric scum vector density. The electric scum vector density of the input basic clock is 5i (f) (f: detuning frequency), and the electric scum vector density of the phase synchronized circuit output 1 and 1 is 5.
s(f), the one-coupled function of the phase-locked circuit is expressed as H(f))(p
Niraplus variable) is the electric scum vector density S of the phase-locked circuit output during synchronization. (f) is 5o(f)=Si(
f) IH(1))+2+5S(f)II-H(+))I
” (1) (Reference [1] Kihara, Makino,
Steady-state clock phase characteristics of weakly coupled dependent synchronous networks, Institute of Electronics and Communication Engineers, Journal VOIJ68-B, NO,], 1985
). In formula (1), +1. Since −H(p) I 2 exhibits high-pass characteristics, the low-frequency components of S and (f) are suppressed. This high-pass type characteristic has a Shinmachi frequency ω. is determined by the loop gain k in the case of a first-order loop transfer function in a digital phase-locked circuit.
第４図に示すようなディジタル形位相同期回路において
は、入力基準クロック１１とディジタル制御形発振器１
２の出力１３とがディジタル位相比較器１４で位相比較
され、その位相比較結果は制御回路１５へ供給され、制
御回路１５は発振器１２にその出力１３が入力基準クロ
ック１１に同期するような制御データ１６を与える。In a digital phase locked circuit as shown in FIG. 4, an input reference clock 11 and a digitally controlled oscillator 1 are used.
The output 13 of the oscillator 12 is phase-compared with the output 13 of the oscillator 12 by the digital phase comparator 14, and the phase comparison result is supplied to the control circuit 15. Give 16.
このようなディジタル形位相同期回路の場合ループ利得
にはディジタル位相比較器１４、制御回路１５及びディ
ジタル制御形発振器１２の特性から求められる。ループ
利得には
ただしｙ。：ディジタル制御形発振器１２の周波数制御
ステップ／中心周波数
Ｔｐ：ディジタル位相比較器１４の位相差検出精度
となる（文献［２） Ｃ３］ ）。In the case of such a digital phase locked circuit, the loop gain is determined from the characteristics of the digital phase comparator 14, the control circuit 15, and the digitally controlled oscillator 12. However, the loop gain is y. : Frequency control step/center frequency Tp of the digitally controlled oscillator 12: Phase difference detection accuracy of the digital phase comparator 14 (Reference [2] C3]).
Ｃ２］ Ｍ、Ｍａｋｉｎｏ、ｅｔ、ａ＋、 ： ＪＪ
ｅｔｗｏｒｋ ５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｓｙ
ｓｔｅｍ ” 、 Ｒｅｖ、ｏｆ ＥＣＬ 、 Ｖｏｌ
３１゜ＮＯ，１，１９８３
〔３） Ｅ 、 Ａ 、 Ｍｕｎｔｅｒ ： ” ５
ｙｎｃｈｔｏｎｉｚｅｄ Ｃ１ｏｃｋｆｏｒ ＤＭＳ−
１００Ｆａｍｉｌｙ ” 、 ＩＥＥＥ ’ｌ’ｒａｎ
ｓ（：ｏｒｒｍ、、Ｖｏｌ、ｃｏｎ−２８＋Ｎａ、 ８
＋ １９８０通常ｙ。＝５ Ｘ １０−” 、 Ｔｐ
＝０．２５μｓ程度が設定され、ｋは２Ｘ１０−’とな
る。ここでディジタル制御形発振器１２が非同期時の電
カスベクトル密度：二おいてほぼ１日問期（ω。−一一
駐二一−７，３Ｘ １０−５）３６００Ｘ２４
の発振器１２の周波数温度特性による周波数変化を考え
る。ω。＝７．３Ｘ１０−５の場合、この値が式（２）
より求めたｋ （＝ ２ Ｘ １０−’ ）とほぼ等し
く、同期時に高域通過特性による５ｓ（ｆ）（非同期時
の出力電カスベクトル密度）の抑圧は期待できない。C2] M, Makino, et, a+, : JJ
etwork 5ynchronization Sy
stem”, Rev, of ECL, Vol.
31°NO, 1, 1983 [3) E, A, Munter: ” 5
ynchtonized C1ockfor DMS-
100Family”, IEEE 'l'ran
s(:orrm,, Vol, con-28+Na, 8
+ 1980 normal y. =5×10-”, Tp
= about 0.25 μs, and k is 2×10−′. Here, the electric flux vector density when the digitally controlled oscillator 12 is asynchronous is approximately 1 day period (ω.-11 Park 21-7, 3X 10-5) 3600X24 due to the frequency temperature characteristics of the oscillator 12. Consider frequency changes. ω. = 7.3X10-5, this value is the formula (2)
It is almost equal to k (= 2 x 10-') obtained from the equation, and it cannot be expected that 5s(f) (output electric scum vector density during asynchronous time) is suppressed by the high-pass characteristic during synchronization.
従って発振器１２の周波数温度特性による周波数変化が
、同期時にも位相同期回路出力に現われる欠点がある。Therefore, there is a drawback that the frequency change due to the frequency temperature characteristic of the oscillator 12 appears in the phase locked circuit output even during synchronization.
またループ利得ｋを大きくすることにより、発振器１２
の周波数温度特性による周波数変化に抑圧できるが、式
（２）において位相差検出精度Ｔ、を下げることには限
界があることから周波数制御ステップ／中心周波数ｙ。Also, by increasing the loop gain k, the oscillator 12
However, since there is a limit to lowering the phase difference detection accuracy T in equation (2), the frequency control step/center frequency y.
を増加させることとなる。ｙＣを増加させると発振器１
２の制御が粗くなり、入力基準クロックが断となり自走
状態となった場合、その初期周波数偏差が第５図１のよ
うに大きくなる欠点がある。This results in an increase in When increasing yC, oscillator 1
If the control of step 2 becomes rough and the input reference clock is cut off, resulting in a free-running state, there is a drawback that the initial frequency deviation becomes large as shown in FIG. 5.
この発明の目的は位相同期回路のループ利得を上げるた
めにディジタル制御形発振器の周波数制御ステップを粗
くするが、入力基準クロック異常（断）時に発生する自
走状態の初期周波数偏差が小さいディジタル位相同期発
振器を提供することにある。The purpose of this invention is to coarsen the frequency control step of a digitally controlled oscillator in order to increase the loop gain of a phase-locked circuit. The purpose is to provide an oscillator.
「問題点を解決するための手段」
この発明は人力基準クロックが正常な場合（同期時）と
、異常な場合（非同期、自走時）とにより、位相同期回
路内のディジタル制御形発振器に対する周波数制御ステ
ップを切替えることによって、同期時に出力周波数制御
ステップを粗く設定してループ利得を」−げ、非同期自
走時には出力周波数制御ステップを限界まで小さくし、
自走直後の初期周波数回差を最小にすることを主要な特
徴とする。``Means for Solving the Problems'' This invention provides a method for controlling the frequency of a digitally controlled oscillator in a phase-locked circuit depending on whether the human reference clock is normal (synchronized) or abnormal (asynchronous or free-running). By switching the control steps, the output frequency control step is coarsely set to increase the loop gain during synchronization, and the output frequency control step is reduced to the limit during asynchronous free running.
The main feature is to minimize the initial frequency difference immediately after self-running.
この発明は従来の技術とは自走直後の初期周波数偏差が
、同期時の出力周波数制御ステップに左右されず、自由
に設定できる点が異なる。This invention differs from the prior art in that the initial frequency deviation immediately after free running can be freely set without being affected by the output frequency control step during synchronization.
このためこの発明では第１．第２判御データ設定手段が
設けられ、これら第１、第２制御データ設定手段にはデ
ィジタル位相比較器の出力位相差データがそれぞれ入力
され、その位相差データに応じて第１判御データ設定手
段では最小周波数制御ステップの整数倍で変化する制御
データを出力し、第２制御データ設定手段では位相差デ
ータに応じて最小周波数制御ステップで変化する制御デ
ータを出力する。入力基檗クロックの異常が異常検出回
路で検出されると、発振器に対する制御データを第１制
御データ設定手段の出力制御データから、第２制御デー
タ設定手段の出力制御データに切替えられ、かつ少くと
もその第２制御データ設定手段の出力制御データの更新
は停止される。Therefore, in this invention, the first. A second control data setting means is provided, and the output phase difference data of the digital phase comparator is input to each of the first and second control data setting means, and the first control data is set according to the phase difference data. The means outputs control data that changes in integer multiples of the minimum frequency control step, and the second control data setting means outputs control data that changes in the minimum frequency control step in accordance with the phase difference data. When an abnormality in the input base clock is detected by the abnormality detection circuit, the control data for the oscillator is switched from the output control data of the first control data setting means to the output control data of the second control data setting means, and at least Update of the output control data of the second control data setting means is stopped.
「実施例」
第１図はこの発明の実施例を示し、第４図と対応する部
分に同一符号を付けである。この発明では入力基準クロ
ックの異常状態と正常状態とで発振器１２に対する制御
ステップを切替える。このため入力基準クロック１１は
異常検出回路１８へも供給される。ディジタル位相比較
器１４の出力は入力停止スイッチ１９を通じて制御回路
１５へ供給される。その人力停止スイッチ１９を通じて
入力されたディジタル位相比較器１４の比較結果は制御
回路１５内で位相差データの平均化回路２１゜２２へ供
給される。これら平均化回路２１．２２の各出力はそれ
ぞれ制御データ設定回路２３ 、２４へ供給される。制
御データ設定回路２３．２４からの各制御データは切替
スイッチ２５により切替えられてその一方が制御データ
としてディジタル制御形発振器１２へ供給される。異常
検出回路１８の出力により入力停止スイッチ１９及び切
替スイタル位相比較器１４の出力は位相差データの平均
化回路２１によって平均化処理され、この処理された出
力に応じて発振器制御データ設定回路２３はディジタル
制御形発振器１２に制御データを与える。Embodiment FIG. 1 shows an embodiment of the present invention, in which parts corresponding to those in FIG. 4 are given the same reference numerals. In this invention, the control steps for the oscillator 12 are switched depending on whether the input reference clock is in an abnormal state or in a normal state. Therefore, the input reference clock 11 is also supplied to the abnormality detection circuit 18. The output of the digital phase comparator 14 is supplied to the control circuit 15 through an input stop switch 19. The comparison result of the digital phase comparator 14 input through the manual stop switch 19 is supplied within the control circuit 15 to the phase difference data averaging circuits 21 and 22. The respective outputs of these averaging circuits 21 and 22 are supplied to control data setting circuits 23 and 24, respectively. Each control data from the control data setting circuits 23 and 24 is switched by a changeover switch 25, and one of them is supplied to the digitally controlled oscillator 12 as control data. Based on the output of the abnormality detection circuit 18, the outputs of the input stop switch 19 and the switching phase comparator 14 are averaged by the phase difference data averaging circuit 21, and the oscillator control data setting circuit 23 is set according to the processed output. Control data is provided to the digitally controlled oscillator 12.
ディジタル位相比較器１４の位相差検出精度Ｔ。Phase difference detection accuracy T of the digital phase comparator 14.
を２５０πＳｅＣ、ディジタル制御形発振器１２の周波
数制御ステップ（最小判御ステップ） Ｙｃを５Ｘ１０
”とすれば、ループ利得には２ Ｘ １． Ｏ’とな
る。ディジタル制御形発振器１２における温度変化によ
る同波数変化が同期時にどの程度抑圧されるかを求める
と次式となる（文献〔２〕参照）。is 250πSeC, and the frequency control step (minimum control step) of the digitally controlled oscillator 12 is 5X10.
”, the loop gain is 2×1. 〕reference).
ただしｙ。：同期時の周波数変化
ｙａ：非同期時の周波数変化
ω。：温度変化の周期
温度変化の周期を１日、これによる非同期時の周波数変
化を５Ｘ１０−１０とし、同期時の周波数変化を５Ｘ１
．Ｏ’Ｊ２を下に抑圧するためにはループ利得ｋを７．
３ Ｘ １０ ’ Ｂ上に設定する必要がある。However, y. : Frequency change ya during synchronization: Frequency change ω during non-synchronization. : Cycle of temperature change The cycle of temperature change is 1 day, the frequency change due to this during non-synchronization is 5X10-10, and the frequency change during synchronization is 5X1.
．． In order to suppress O'J2 downward, the loop gain k should be set to 7.
Must be set on 3 x 10' B.
ディジタル制御形発振器１２の周波数制御スフツブｙ。Frequency control block y of digitally controlled oscillator 12.
を１．８Ｘ１０−”に設定することによってループ利得
ｋ ＝ ７．３ Ｘ １０−’を実現できる。By setting k to 1.8×10−”, a loop gain k=7.3×10−′ can be realized.
従って発振器制御データ設定回路２３はディジタル制御
形発振器１２を、最小制御ステップのステップの整数倍
であるから４倍の粗さで制御する。Therefore, the oscillator control data setting circuit 23 controls the digitally controlled oscillator 12 with a coarseness four times greater than the minimum control step, which is an integral multiple of the step.
これと同時に平均化回路２２によって平均化処理された
位相差データは発振器制御データ設定回路２４に入力さ
れ、ディジタル制御形発振器１２の最小制御ステップに
対応した制御値が得られ７ている。At the same time, the phase difference data averaged by the averaging circuit 22 is input to the oscillator control data setting circuit 24, and a control value corresponding to the minimum control step of the digitally controlled oscillator 12 is obtained.
入力基準クロック１１が、異常検出回路１８によって異
常と判断された場合には、その判断出力により入力停止
スイッチ１９がオフとされて制御回路１５の制御データ
は更新されず、発振器制御データ設定回路２４によって
保持され、また切替スイッチ２５が制御されて発振器制
御データ設定回路２４に切替えられる。この切替スイッ
チ２５の出力によってディジタル制御形発振器１２はそ
の最小制御ステップに対応した周波数偏差で自走する。When the input reference clock 11 is determined to be abnormal by the abnormality detection circuit 18, the input stop switch 19 is turned off based on the judgment output, the control data of the control circuit 15 is not updated, and the oscillator control data setting circuit 24 The changeover switch 25 is controlled to switch to the oscillator control data setting circuit 24. The output of the changeover switch 25 causes the digitally controlled oscillator 12 to run free with a frequency deviation corresponding to its minimum control step.
同期状態から自走状態へ移行するときの周波数偏差の特
性を第２図に示す。FIG. 2 shows the frequency deviation characteristics when transitioning from the synchronous state to the self-running state.
太線３１で示した粗い階段状のステップが同期時、細い
線３２で示した細かいステップが非同期時に動作するス
テップ量で最小制御ステップである。同期時には平均化
回路２１、制御データ設定回路２３により発振器１２が
制御されるが、このとき同時に平均化回路２２、制御デ
ータ設定回路２４でも位相比較器１４からの信号を処理
し、このレベルを保持（第２図では基準クロック人力周
波数に相当するレベル）しており、異常になった場合は
このレベルに最も近いステップの周波数で自走する。こ
の回路が正常に復帰する場合は、正常であることを異常
検出回路１８で検出したら、スイッチ１９がオンとなり
、ともに切替スイッチ２５が制御されて粗いステップ（
太線３１）で制御されることになる。The rough step-like steps indicated by thick lines 31 are the step amounts that operate during synchronization, and the fine steps indicated by thin lines 32 are the step amounts that operate during asynchronous times, and are the minimum control steps. During synchronization, the oscillator 12 is controlled by the averaging circuit 21 and the control data setting circuit 23, but at the same time, the averaging circuit 22 and the control data setting circuit 24 also process the signal from the phase comparator 14 and maintain this level. (In Fig. 2, the level corresponds to the reference clock manual frequency), and if an abnormality occurs, it runs by itself at the frequency of the step closest to this level. When this circuit returns to normal, when the abnormality detection circuit 18 detects that it is normal, the switch 19 is turned on, and the changeover switch 25 is controlled to perform coarse steps (
It is controlled by the thick line 31).
このようにこの発明では従来の構成と異なり、同期時の
周波数制御ステップに影響されず、自走時の周波数制御
ステップを自由に設定することができる。As described above, in this invention, unlike the conventional configuration, the frequency control step during free running can be freely set without being affected by the frequency control step during synchronization.
「清明の効果」
以上説明したようにこの発明によれば同期時の周波数制
御ステップと自走時の周波数制御ステップとを７ｃれそ
れに適するように設定できることから、同期時の周波数
制御ステップはループ利得の最適値から決定し、自走時
の周波数制御ステップは自走直後の周波数偏差を減少さ
せるため最小ステップに決定できる利点がある。"Effect of clearing" As explained above, according to the present invention, the frequency control step during synchronization and the frequency control step during free running can be set to 7c, and the frequency control step during free running can be set to be suitable for that. There is an advantage that the frequency control step during free running can be determined to be the minimum step in order to reduce the frequency deviation immediately after free running.
この発明の同期回路をディジタル同期網の中で基桑クロ
ックの再生用に使用すれば、同期時にはループ利得の高
い高精度な位相同期発振器として動作し、入力基準クロ
ックが異常となり自走している場合には、周波数偏差の
少ない高安定な固定発振器として動作し、ディジタル同
期網内の基準クロックを安定に供給できる。If the synchronization circuit of this invention is used for reproducing a reference clock in a digital synchronization network, it will operate as a highly accurate phase synchronized oscillator with a high loop gain during synchronization, and the input reference clock will become abnormal and run free. In some cases, it operates as a highly stable fixed oscillator with little frequency deviation, and can stably supply a reference clock within a digital synchronization network.
第１図はこの発明によるディジタル形位相同期発振器の
構成を示すブロック図、第２図はこの発明による位相同
期発振器の出力周波数偏差の変化例を示す図、第３図は
従来の位相同期発振器の構成を示すブロック図、第４図
は従来の位相同期発振器の出力周波数偏差の変化例を示
す図である。
１１：入力基準クロック、１２：ディジタル制御形発振
器、１３：発振器出力、１４：ディジタル位相比較器、
１５：制御回路、１６：制御データ、１８二人力基準ク
ロック入力の異常検出回路、１９：入力停止スイッチ、
２１ 、２２二位相差データの平均化回路、２３ 、２
４ ：発振器制御データ設定回路、２５：発振器制御デ
ータ切替スイッチ。FIG. 1 is a block diagram showing the configuration of a digital phase-locked oscillator according to the present invention, FIG. 2 is a diagram showing an example of change in output frequency deviation of the phase-locked oscillator according to the present invention, and FIG. FIG. 4, a block diagram showing the configuration, is a diagram showing an example of change in output frequency deviation of a conventional phase-locked oscillator. 11: Input reference clock, 12: Digitally controlled oscillator, 13: Oscillator output, 14: Digital phase comparator,
15: Control circuit, 16: Control data, 18 Two-man reference clock input abnormality detection circuit, 19: Input stop switch,
21, 22 Averaging circuit for two phase difference data, 23, 2
4: Oscillator control data setting circuit, 25: Oscillator control data changeover switch.
Claims (1)
ックとの位相差を検出するディジタル位相比較器と、 そのディジタル位相比較器の出力位相差データが入力さ
れ、その位相差データに応じて上記ディジタル制御形発
振器の最小周波数制御ステップの整数倍の周波数制御ス
テップで変化する制御データを出力する第１制御データ
設定手段と、 上記ディジタル位相比較器の出力位相差データが入力さ
れ、その位相差データに応じて上記最小周波数制御ステ
ップで変化する制御データを出力する第２制御データ設
定手段と、 上記入力基準クロックが入力され、その異常を検出する
異常検出回路と、 その異常検出回路の異常検出出力により上記第２制御デ
ータ設定手段での制御データの更新を停止する手段と、 上記異常検出回路の異常検出出力により上記ディジタル
制御形発振器に対する制御データを上記第１制御データ
設定手段の出力制御データから上記第２制御データ設定
手段の出力制御データに切替える切替手段とよりなるデ
ィジタル位相同期発振器。(1) A digitally controlled oscillator, a digital phase comparator that detects the phase difference between the oscillation output of the digitally controlled oscillator and the input reference clock, and the output phase difference data of the digital phase comparator is input, and the a first control data setting means for outputting control data that changes in frequency control steps that are integral multiples of the minimum frequency control step of the digitally controlled oscillator according to the phase difference data; and input phase difference data output from the digital phase comparator. a second control data setting means that outputs control data that changes in the minimum frequency control step according to the phase difference data; an abnormality detection circuit that receives the input reference clock and detects an abnormality thereof; means for stopping updating of control data in the second control data setting means by an abnormality detection output of the detection circuit; and control data for the digitally controlled oscillator to be set to the first control data by the abnormality detection output of the abnormality detection circuit. A digital phase synchronized oscillator comprising switching means for switching from output control data of the means to output control data of the second control data setting means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229623A JP2538866B2 (en) | 1985-10-14 | 1985-10-14 | Digital phase-locked oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229623A JP2538866B2 (en) | 1985-10-14 | 1985-10-14 | Digital phase-locked oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6288428A true JPS6288428A (en) | 1987-04-22 |
| JP2538866B2 JP2538866B2 (en) | 1996-10-02 |
Family
ID=16895091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229623A Expired - Lifetime JP2538866B2 (en) | 1985-10-14 | 1985-10-14 | Digital phase-locked oscillator |
Country Status (1)
| Country | Link |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2538866B2 (en) | 1996-10-02 |
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