JPS6284336A - Modulo-3 residue generator - Google Patents
Modulo-3 residue generatorInfo
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- JPS6284336A JPS6284336A JP22525185A JP22525185A JPS6284336A JP S6284336 A JPS6284336 A JP S6284336A JP 22525185 A JP22525185 A JP 22525185A JP 22525185 A JP22525185 A JP 22525185A JP S6284336 A JPS6284336 A JP S6284336A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるモジュロ3剰余発生器に
関し、特に与えられた2進データに対するモジュロ3剰
余を発生するモジュロ3剰余発生器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a modulo 3 remainder generator in an information processing device, and more particularly to a modulo 3 remainder generator that generates a modulo 3 remainder for given binary data.
従来、この種のモジュロ3剰余発生器としては、メモリ
を用い、あらかじめ各メモリアドレスに既アドレスのモ
ジュロ3剰余を記憶させておき、データを既メモリのア
ドレスに入力することにより所望のモジュロ3剰余を得
るものや、特公昭54−75958号公報に開示されて
いるように、データビット列を重みが2の偶数束のビッ
トと2の奇数束のビットとのいくつかの対に分割し、そ
れぞれのモジュロ3剰余を発生させた後にさらにそれら
を加え合わせたときの値のモジュロ3剰余を発生するも
のなどがあった。Conventionally, this type of modulo-3 remainder generator uses a memory, stores the modulo-3 remainder of an existing address in each memory address in advance, and generates the desired modulo-3 remainder by inputting data to the address of the existing memory. Or, as disclosed in Japanese Patent Publication No. 54-75958, a data bit string is divided into several pairs of bits in an even bundle with a weight of 2 and bits in an odd bundle with a weight of 2. There were some that generated a modulo 3 remainder and then added them together to generate a modulo 3 remainder.
上述した従来のモジュロ3剰余発生器は、メモリを用い
るものについては対象とするデータのビット数が増すに
つれて必要とするメモリ容量が指数関数的に増加するの
で、データのビット数が大である場合には実用性をはる
かに逸したものになるという欠点がある。The conventional modulo-3 remainder generator described above requires memory capacity that increases exponentially as the number of bits of target data increases, so it is difficult to use when the number of bits of data is large. has the disadvantage of being far beyond practical.
また、特公昭54−75958号公報に開示されている
もののように、論理回路を用いるものについては、供給
されるデータのビット重みが2の偶数束のものと2の奇
数束のものとが混在していることが前提となっており、
近年顕著になりつつある論理回路のLSI化等で、例え
ば2の偶数束もくしは奇数束の重みのビットのみを扱う
ようなLSI化を試みる場合などは、モジュロ3剰余の
発生がLSI内部でできず、必ずしも論理回路の自由な
LSI化を常に提供できるとは限らないという欠点があ
る。Furthermore, in the case of a device using a logic circuit, such as the one disclosed in Japanese Patent Publication No. 54-75958, the bit weight of the supplied data is a mixture of even number bundles of 2 and odd number bundles of 2. It is assumed that you have
In recent years, logic circuits have become more prominent in LSIs, for example, when trying to implement LSIs that handle only bits with weights of even bundles of 2 or odd bundles of 2, the generation of modulo 3 remainders occurs inside the LSI. However, there is a drawback in that it is not always possible to freely integrate logic circuits into LSIs.
本発明の目的は、上述の点に鑑み、実用的でかつ論理回
路の自由なLSI化を保証するモジュロ3剰余発生器を
提供することにある。In view of the above-mentioned points, an object of the present invention is to provide a modulo-3 remainder generator that is practical and guarantees free implementation of a logic circuit into an LSI.
本発明のモジュロ3剰余発生器は、2進データのモジュ
ロ3剰余を出力するモジュロ3剰余発生器において、入
力ラインX10+ X+++ X+zおよび出力ラ
インy、、、Y+++ Y+t+ Yesを有し、前記
入力ラインX10+ Xz+ X+zより入力される
2進データx1゜+ ”ll+ x、工に対し3’
+a−3E100X++°に自z+X10°3E++・
xII”X16 ’ ” II ’ X I!
15’ I11+
)’++−Who ’ W++ ・xB+ 5E、o
HX+t ・X+z+x II ’ xII ’
X +!+Y ++
をそれぞれ前記出力ラインY Io r Y ++ *
Y + t +Y13より出力する1個以上のモジュ
ロ3剰余発生手段と、入力ラインX2゜r Xthr
Xthr Xts+X業4+ X□+ Xth
r Xzyおよび出力ラインY2゜。A modulo 3 remainder generator of the present invention outputs a modulo 3 remainder of binary data, and has an input line X10+ X+++ X+z and an output line y, , Y+++ Y+t+ Yes, Xz+ Binary data input from X+z x1゜+ "ll+ x, 3' for engineering
+a-3E100X++° to self z+X10°3E++・
xII”X16 ' ” II ' X I!
15' I11+ )'++-Who' W++ ・xB+ 5E, o
HX+t ・X+z+x II ' xII '
X +! +Y ++ respectively to the output lines Y Ior Y ++ *
One or more modulo 3 remainder generating means output from Y + t + Y13, and input line X2゜r Xthr
Xthr Xts+X business 4+ X□+ Xth
r Xzy and output line Y2°.
y、、Yzx+ Y!3を有し、前記入力ラインX2゜
。y,, Yzx+ Y! 3, and said input line X2°.
Xthr Xthr Xthr Xthr X
thr X!41 Xt?より入力されるモジュロ
3データx工In X□、xo。Xthr Xthr Xthr Xthr
Thr X! 41 Xt? Modulo 3 data inputted from x engineering In X□, xo.
X 茸3+ x寡41X !5l)Cth+ X
t’lに対し)’to” Xtz ’ Xthr
X 寡a 0 Xts ゛ XthrX 寞1
’ X !3 ’ x*4+7 !?
Y*I−)Cue ’ Xthr Xz+ ’ Xzs
’ xi、+X 11 ’ X 2S ’ x
!?+yg+
をそれぞれ前記出力ラインY7゜r Yz++ Yt
i+Yt3より出力する1個以上のモジュロ3加算手段
と、前記2進データx1゜+ xll+ x、□を
前記1個以上のモジュロ3剰余発生手段の入力ラインX
1゜。X mushroom 3 + x small 41X! 5l) Cth+X
(for t'l) 'to' Xtz ' Xthr
X small a 0 Xts ゛ XthrX 寞1
'X! 3' x*4+7! ? Y*I-)Cue 'Xthr Xz+' Xzs
' xi, +X 11 ' X 2S ' x
! ? +yg+ respectively to the output line Y7゜r Yz++ Yt
i+Yt3 outputs one or more modulo 3 addition means, and the binary data x1゜+xll+x, □ is input to the input line X of the one or more modulo 3 remainder generation means.
1°.
Xll+ X11に入力する第1の接続手段と、前記1
個以上のモジュロ3剰余発生手段の出力ラインYli
Y+++ Y、、、YI3からの出力される前記モジュ
ロ3データXtll+ X!I+ Xtz、X!!
+ x14+x2S+ xZ&+ xl?を前記
1個以上のモジュロ3加算手段の入力ラインX ZO+
X ZI+ X zz、 X z*+X 24
1 X is、 X ff16+ X ttに入
力するための第2の接続手段とを有する。a first connection means for inputting to Xll+X11;
Output line Yli of the modulo 3 remainder generating means
Y+++ Y, , the modulo 3 data Xtll+ X! output from YI3. I+ Xtz, X! !
+ x14+x2S+ xZ&+ xl? to the input line X ZO+ of said one or more modulo 3 addition means
X ZI+ X zz, X z*+X 24
1 X is, X ff16+ a second connection means for inputting to X tt.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例を示すモジュロ3剰余発生器
のブロック図である0本実施例のモジュロ3剰余発生器
は、12ビツトの符号なし2進数のモジュロ3剰余を発
生させるものである。2進数110は12ビツトの符号
なし2進整数を表しており、重み2°〜2目までの各ビ
ットのデータが信号線111〜122にそれぞれ入力さ
れるものとする。FIG. 1 is a block diagram of a modulo-3 remainder generator showing an embodiment of the present invention. The modulo-3 remainder generator of this embodiment generates a modulo-3 remainder of a 12-bit unsigned binary number. be. It is assumed that the binary number 110 represents a 12-bit unsigned binary integer, and data of each bit from weight 2° to weight 2 is input to signal lines 111 to 122, respectively.
Aモジュール130.140.150および160は、
2の偶数乗の重みのビットまたは2の奇数束の重みのビ
ットのデータx1゜+ xII+ X1gを入力ラ
インXlO+ X+++ X+xに入力すると、全入力
データを加え合わせた値のモジュロ3剰余
Y10=M10’ !++ ’ xlt+x16’ 5
EII ’ x、t+x+e ’ X目’ XI!+
y++”X10・ 5Ez ’ X+z+X++’
X++ ’ Mat+XIe’XII’xIコニ9
を出力ラインY10、YBにそれぞれ重み12、Y13
2で出力し、また、出力ラインYll+ Y12には
それぞれ出力ラインY1゜、Y、2の論理否定y1゜。A modules 130, 140, 150 and 160 are
When data x1゜+ xII+ ! ++ 'xlt+x16' 5
EII ' x, t+x+e 'Xth' XI! + y++”X10・5Ez 'X+z+X++'
X++'Mat+XIe'XII'xIconi9 to output lines Y10 and YB with weights 12 and Y13, respectively
2, and the logical negation y1° of output lines Y1°, Y, and 2 is output on the output line Yll+Y12, respectively.
を出力する。Output.
Bモジュール170,180および190は、入力ライ
ンX2゜、X、およびX 、、、 X t&よりそれ
ぞれ重み2.1のモジュロ3データxtar x!l
+ Xア10x!thを受け、入力ラインXz++
Xts+ Xts+ Xtqにはそれぞれ入力ラ
インX ff1O+ X zt、 X tar X
zbの論理否定X□+ X!!+ X!Sr
xt’Jを入力することにより、入力された2つのモジ
ュロ3データのモジュロ3加算結果
”!to−Xzo ’ Xtb+ Xzo ’
Xzs ’ x 意?+X 2I ’ x12
’ x!4+7g+−Xzo’ Xta+Xz+
’ Xx3°xzh+” IR’ X @S ’
x1?+をそれぞれ重み2.1で出力ラインYzo、
Yzzニ出力する。また、出力ラインY、、、Y、
、には出力ラインY2゜、Yttの論理否定
y2゜。B modules 170, 180 and 190 receive modulo 3 data xtar x! with a weight of 2.1 from the input lines X2°, X, and X, , , Xt&, respectively. l
+Xa10x! th, input line Xz++
Xts+ Xts+ Xtq has input lines X ff1O+ X zt, X tar
Logical negation of zb X□+X! ! +X! Sr.
By inputting xt'J, the modulo 3 addition result of the two input modulo 3 data "!to-Xzo ' Xtb+Xzo '
Xzs' x meaning? +X 2I' x12
'x! 4+7g+-Xzo' Xta+Xz+
'Xx3°xzh+”IR'X @S'
x1? + to the output line Yzo, each with a weight of 2.1,
Outputs Yzz. Also, the output lines Y, , Y,
, has an output line Y2° and a logical negation of Ytt y2°.
Vz+ を出力するものである。Vz+ This outputs the following.
Aモジュールは、例えば第2図に示すように、また、B
モジュールは例えば第3図に示すように容易に構成可能
である。For example, as shown in FIG.
The module can be easily configured as shown in FIG. 3, for example.
次に、このように構成された本実施例のモジュロ3剰余
発生器の動作について説明する。ここでは、2進数11
0が°101101101110’である場合について
考える。まず、2進数110の各ビットが信号線111
〜122を介してAモジュール130.140.150
および160に入力されると、Aモジュール160は2
進数“101000000000’ のモジュロ3剰余
である°01゛を出力ラインY1□、Y+。に出力し、
同時に出力ラインY l!、 Y + Iにその論理
否定を出力する。Next, the operation of the modulo 3 remainder generator of this embodiment configured as described above will be explained. Here, the binary number 11
Consider the case where 0 is °101101101110'. First, each bit of the binary number 110 is connected to the signal line 111.
A module 130.140.150 via ~122
and 160, the A module 160
Output °01゛, which is the modulo 3 remainder of the base number "101000000000', to the output lines Y1□, Y+.
At the same time, the output line Y l! , Y + I outputs its logical negation.
また、同様にAモジュール140も2進数’oooo。Similarly, the A module 140 also has a binary number 'oooo.
0101010”のモジュロ3剰余゛00°およびその
論理否定を出力ラインY10〜YIffに出力する。The modulo 3 remainder "00°" of "0101010" and its logical negation are output to output lines Y10 to YIf.
さらに、Aモジュール150は、2進数’000101
0ooooo°のモジュロ3剰余である10゛を出力ラ
インY1゜、Y、、に出力し、同時に出力ラインY10
Yl3にその論理否定を出力する。Furthermore, the A module 150 has the binary number '000101
10゛, which is the modulo 3 remainder of 0ooooo°, is output to the output line Y1゜, Y, , and at the same time, the output line Y10
The logical negation is output to Yl3.
同様に、Aモジュール130も、2進数’oooooo
。Similarly, the A module 130 also has the binary number 'oooooo
.
00100’のモジュロ3剰余゛01°およびその論理
否定をYl。〜Ylffに出力する。Yl the modulo 3 remainder 01° of 00100' and its logical negation. - Output to Ylff.
次に、Bモジュール180は、信号線161〜164を
介してモジュロ3データおよびその論理否定データであ
る°0110°を、信号線151〜154を介してモジ
ュロ3デークおよびその論理否定データである1001
”をそれぞれ受け、2つのモジュロ3デーク゛01°、
°10°のモジェロ加算結果である“00゛を出力ライ
ンY10、Yetに出力し、出力ラインY2.。Next, the B module 180 sends modulo 3 data and its logical negation data 0110° via signal lines 161 to 164, and modulo 3 data and its logical negation data 1001 via signal lines 151 to 154.
”, the two modulo 3 data ゛01°,
"00", which is the Mojello addition result of 10 degrees, is output to the output lines Y10 and Yet, and the output line Y2.
Yoにはその論理否定である“11゛を出力する。The logical negation of "11" is outputted to Yo.
同様に、Bモジュール170も信号線141〜144お
よび信号vA131〜134を介して2つのモジュロ3
データおよびその論理否定”0101’ 、 ’011
0’ を受け、モジュロ3データ゛00°、“01’
のモジュロ加算結果である°01゛を出力ラインY2゜
、YHに出力し、出力ラインY、、、Y、ffにはその
論理否定である“10゛を出力する。Similarly, the B module 170 also receives two modulo 3 signals via signal lines 141-144 and signals vA131-134.
Data and its logical negation "0101", '011'
0', modulo 3 data '00°, '01'
The modulo addition result of 01 is outputted to the output lines Y2 and YH, and the logical negation of 10 is outputted to the output lines Y, , Y, and ff.
最後に、Bモジュール190は、信号線181〜184
、171〜174を介してBモジュール180および1
70より2つのモジュロ3データおよびその論理否定’
0101″、 ’0110”を受け、モジュロ3デーダ
00°、 ’01’ のモジュロ3加算結果゛01゛を
2進数°101010110001°のモジュロ3剰余
として出力ラインY1□、Yloに出力し、信号線19
12、Y13192より所望の値として得ることができ
る。Finally, the B module 190 connects signal lines 181 to 184.
, 171-174 to B modules 180 and 1
70, two modulo 3 data and their logical negation'
0101'' and '0110', the modulo 3 addition result ``01'' of the modulo 3 data 00° and '01' is outputted to the output lines Y1□ and Ylo as the modulo 3 remainder of the binary number 101010110001°, and the signal line 19
12, Y13192 as a desired value.
次に、本実施例のモジュロ3剰余発生器を、指数の基数
が16で仮数がビット#O〜31(#はビット位置を示
す。以下同様)の浮動小数点データの加算を行うイコラ
イズシフタ付の加算器をいくつかのLSIに分割して構
成した場合についての誤り検査回路に応用した例を第4
図に示す。Next, the modulo 3 remainder generator of this embodiment is configured with an equalize shifter that adds floating point data with an exponent base of 16 and a mantissa of bits #0 to 31 (# indicates a bit position. The same applies hereinafter). The fourth example shows an example in which an adder is divided into several LSIs and is applied to an error check circuit.
As shown in the figure.
L S I A 410,420,430および440
は、全体で4ピント単位の算術右シフトの機能を有する
イコライズシフタを構成するためのもので、信号線41
1にはビット#0.4.8. ・・・、28、信号線
421にはビット#l 5,9. ・・・、29、
信号線431にはビット#2. 6.10. ・・・
、30、信号線441にはビット#3. 7.112、
Y13 ・・・、31の各仮数ビットが入力され、信
号線405よりビット#Oと同一の真理値を持つ信号が
符号として入力され、信号線406より入力されるシフ
トカウントに従い、信号線414,424,434,4
44にシフト後のデータを出力するものである。L S I A 410, 420, 430 and 440
is for configuring an equalize shifter that has a function of arithmetic right shift in units of 4 points as a whole, and the signal line 41
1 has bits #0.4.8. . . , 28, the signal line 421 has bits #l 5, 9 . ..., 29,
The signal line 431 has bit #2. 6.10. ...
, 30, and the signal line 441 has bit #3. 7.112,
Each mantissa bit of Y13..., 31 is input, a signal having the same truth value as bit #O is input from the signal line 405 as a sign, and according to the shift count input from the signal line 406, the signal lines 414, 424,434,4
The shifted data is output to 44.
LSIB460は、予測される加算結果のモジュロ3剰
余と加算結果より発生したモジュロ3剰余とを比較し、
誤りを検出するものである。The LSIB 460 compares the modulo 3 remainder of the predicted addition result with the modulo 3 remainder generated from the addition result,
It detects errors.
L S I C450は、被加算データとイコライズシ
フタより出力される加算データとを加算し、その結果お
よび結果のモジュロ3刹余を発生するためのものである
。The LSI C450 is for adding the augend data and the addition data output from the equalize shifter, and generating the result and a modulo 3 remainder of the result.
シフタ500は、信号線406より入力されるシフトカ
ウントに従い1ビット単位の算術右シフトを行うもので
ある。The shifter 500 performs an arithmetic right shift in 1-bit units according to a shift count input from the signal line 406.
Cモジュール600は、シフタ500が動作することに
よりLSI側よりシフトアウトされるデータを全て重み
が2の偶数乗のデータとした場合のモジュロ3剰余を発
生させ、それぞれ信号線412゜413と信号線422
,423と信号線432,433と信号線422、44
3とに3の補数の形で出力するものである。The C module 600 generates a modulo 3 remainder when all the data shifted out from the LSI side by the operation of the shifter 500 is data whose weight is an even power of 2, and generates a modulo 3 remainder through signal lines 412 and 413, respectively. 422
, 423 and signal lines 432, 433 and signal lines 422, 44
3 and output in the form of 3's complement.
加算器455は、信号線451より被加算データを受け
、信号線414,424,434,444より加算デー
タを受けて加算を行い、結果を信号線452に出力する
ものである。The adder 455 receives data to be added from the signal line 451, receives addition data from the signal lines 414, 424, 434, and 444, performs addition, and outputs the result to the signal line 452.
Dモジュール456は、信号線452より加算結果を受
け、信号線453にそのモジュロ3剰余を出力するもの
である。The D module 456 receives the addition result from the signal line 452 and outputs the modulo 3 remainder to the signal line 453.
モジュロ3加算器465は、信号線401,402より
信号線451に入力される被加算データのモジュロ3剰
余を入力し、信号線403.404より信号411゜4
212、Y13431,441を介しイコライズシフタ
に入力される加算データのモジュロ3剰余を入力し、信
号線412.413と信号線422,423と信号線4
32.433と信号線442,443よりイコライズシ
フタによりLSIB460からシフトアウトされるデー
タのモジュロ3剰余の3の補数を入力し、全てをモジュ
ロ3加算することにより加算器455の加算結果のモジ
ュロ3剰余を予測し結果を信号線461に出力するもの
である。The modulo 3 adder 465 inputs the modulo 3 remainder of the augend data inputted to the signal line 451 from the signal lines 401 and 402, and receives the signal 411°4 from the signal lines 403 and 404.
212, Y13431, 441 to input the modulo 3 remainder of the addition data input to the equalize shifter, and signal lines 412, 413, signal lines 422, 423, and signal line 4.
32, 433 and the 3's complement of the modulo 3 remainder of the data shifted out from the LSIB 460 by the equalize shifter from the signal lines 442 and 443, and by adding all of them modulo 3, the modulo 3 remainder of the addition result of the adder 455 is obtained. , and outputs the result to the signal line 461.
比較器466は、信号線453から加算結果のモジュロ
3剰余を受け、信号線461より予測される加算結果の
モジュロ3剰余を受け、両者を比較し一致していなけれ
ば誤りが生じたことを信号線462に出力するものであ
る。The comparator 466 receives the modulo 3 remainder of the addition result from the signal line 453, receives the modulo 3 remainder of the predicted addition result from the signal line 461, compares the two, and if they do not match, sends a signal indicating that an error has occurred. It is output to line 462.
以上説明したように本発明は、モジュロ3剰余を発生さ
せる際、2つの偶数乗の重みのビットおよび2つの全数
乗の重みのビットの存在する比率等に全く影響を受けず
、また、小規模かつ単純な回路の繰返しによりいかなる
多数桁の2進数のモジュロ3剰余も求めることが可能で
あるため、近年顕著になりつつある論理回路のLSI化
等でより自由な構成を保証し得るという効果がある。As explained above, when generating a modulo 3 remainder, the present invention is completely unaffected by the ratio of the weight bits of two even power powers and the weight bits of two whole power powers, and is small-scale. In addition, it is possible to obtain the modulo 3 remainder of any multi-digit binary number by repeating a simple circuit, which has the effect of guaranteeing more flexible configurations in the LSI implementation of logic circuits, which has become prominent in recent years. be.
第1図は本発明の一実施例のモジュロ3剰余発土器のブ
ロック図、
第2図は第1図中に示したAモジエールの一例を示す回
路図、
第3図は第1図中に示したBモジュールの一例を示す回
路図、
第4図は本発明のモジュロ3剰余発生器を誤り検査回路
に応用した一例を示すブロック図である。
図において、
130、140.150.160 ・・・Aモジュール
、170、180,190 ・・・Bモジエール、45
5 ・・・加算器、
456 ・・・Dモジュール、
465 ・・・モジュロ3加算器、
466 ・・・比較器、
500 ・・・シック、
600 ・・・Cモジュールである。
第1図
第2図
第3図
第4図Fig. 1 is a block diagram of a modulo 3 remainder excavated pottery according to an embodiment of the present invention, Fig. 2 is a circuit diagram showing an example of the A modier shown in Fig. 1, and Fig. 3 is shown in Fig. 1. FIG. 4 is a block diagram showing an example in which the modulo 3 remainder generator of the present invention is applied to an error checking circuit. In the figure, 130, 140.150.160...A module, 170, 180,190...B module, 45
5: Adder, 456: D module, 465: Modulo 3 adder, 466: Comparator, 500: Thick, 600: C module. Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
発生器において、 入力ラインX_1_0、X_1_1、X_1_2および
出力ラインY_1_0、Y_1_1、Y_1_2、Y_
1_3を有し、前記入力ラインX_1_0、X_1_1
、X_1_2より入力される2進データx_1_0、x
_1_1、x_1_2に対し y_1_0=@x@_1_0・x_1_1・x_1_2
+x_1_0・@x@_1_1・x_1_2+x_1_
0・x_1_1・@x@_1_2、@y@_1_0、 y_1_1=@x@_1_0・@x@_1_1・x_1
_2+@x@_1_0・x_1_1・@x@_1_2+
x_1_0・@x@_1_1・@x@_1_2、@y@
_1_1 をそれぞれ前記出力ラインY_1_0、Y_1_1、Y
_1_2、Y_1_3より出力する1個以上のモジュロ
3剰余発生手段と、 入力ラインX_2_0、X_2_1、X_2_2、X_
2_3、X_2_4、X_2_5、X_2_6、X_2
_7および出力ラインY_2_0、Y_2_1、Y_2
_2、Y_2_3を有し、前記入力ラインX_2_0、
X_2_1、X_2_2、X_2_3、X_2_4、X
_2_5、X_2_6、X_2_7より入力されるモジ
ュロ3データx_2_0、x_2_1、x_2_2、x
_2_3、x_2_4、x_2_5、x_2_6、x_
2_7に対しy_2_0=x_2_2・x_2_6+x
_2_0・x_2_5・x_2_7+x_2_1・x_
2_3・x_2_4、 @y@_2_0、 y_2_1=x_2_0・x_2_4+x_2_1・x
_2_3・x_2_6+x_2_2・x_2_5・x_
2_7、 @y@_2_1 をそれぞれ前記出力ラインY_2_0、Y_2_1、Y
_2_2、Y_2_3より出力する1個以上のモジュロ
3加算手段と、 前記2進データx_1_0、x_1_1、x_1_2を
前記1個以上のモジュロ3剰余発生手段の入力ラインX
_1_0、X_1_1、X_1_2に入力する第1の接
続手段と、前記1個以上のモジュロ3剰余発生手段の出
力ラインY_1_0、Y_1_1、Y_1_2、Y_1
_3からの出力される前記モジュロ3データx_2_0
、x_2_1、x_2_2、x_2_3、x_2_4、
x_2_5、x_2_6、x_2_7を前記1個以上の
モジュロ3加算手段の入力ラインX_2_0、X_2_
1、X_2_2、X_2_3、X_2_4、X_2_5
、X_2_6、X_2_7に入力するための第2の接続
手段と、 を有することを特徴とするモジュロ3剰余発生器。[Claims] In a modulo-3 remainder generator that outputs a modulo-3 remainder of binary data, input lines X_1_0, X_1_1, X_1_2 and output lines Y_1_0, Y_1_1, Y_1_2, Y_
1_3, and the input lines X_1_0, X_1_1
, X_1_2 input binary data x_1_0, x
_1_1, x_1_2, y_1_0=@x@_1_0・x_1_1・x_1_2
+x_1_0・@x@_1_1・x_1_2+x_1_
0・x_1_1・@x@_1_2, @y@_1_0, y_1_1=@x@_1_0・@x@_1_1・x_1
_2+@x@_1_0・x_1_1・@x@_1_2+
x_1_0・@x@_1_1・@x@_1_2, @y@
_1_1 to the output lines Y_1_0, Y_1_1, Y
One or more modulo 3 remainder generating means output from _1_2, Y_1_3, and input lines X_2_0, X_2_1, X_2_2, X_
2_3, X_2_4, X_2_5, X_2_6, X_2
_7 and output lines Y_2_0, Y_2_1, Y_2
_2, Y_2_3, and the input line X_2_0,
X_2_1, X_2_2, X_2_3, X_2_4, X
Modulo 3 data input from _2_5, X_2_6, X_2_7 x_2_0, x_2_1, x_2_2, x
_2_3, x_2_4, x_2_5, x_2_6, x_
y_2_0=x_2_2・x_2_6+x for 2_7
_2_0・x_2_5・x_2_7+x_2_1・x_
2_3・x_2_4, @y@_2_0, y_2_1=x_2_0・x_2_4+x_2_1・x
_2_3・x_2_6+x_2_2・x_2_5・x_
2_7, @y@_2_1 to the output lines Y_2_0, Y_2_1, Y
one or more modulo 3 addition means outputting from _2_2, Y_2_3, and the input line
a first connecting means input to _1_0, X_1_1, X_1_2 and output lines Y_1_0, Y_1_1, Y_1_2, Y_1 of the one or more modulo 3 remainder generating means;
The modulo 3 data x_2_0 output from _3
, x_2_1, x_2_2, x_2_3, x_2_4,
x_2_5, x_2_6, x_2_7 to the input lines X_2_0, X_2_ of the one or more modulo 3 addition means
1, X_2_2, X_2_3, X_2_4, X_2_5
, X_2_6, X_2_7.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22525185A JPS6284336A (en) | 1985-10-08 | 1985-10-08 | Modulo-3 residue generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22525185A JPS6284336A (en) | 1985-10-08 | 1985-10-08 | Modulo-3 residue generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6284336A true JPS6284336A (en) | 1987-04-17 |
Family
ID=16826375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22525185A Pending JPS6284336A (en) | 1985-10-08 | 1985-10-08 | Modulo-3 residue generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6284336A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316128A (en) * | 1987-06-18 | 1988-12-23 | Mitsubishi Electric Corp | Arithmetic unit |
JPS63316129A (en) * | 1987-06-18 | 1988-12-23 | Mitsubishi Electric Corp | Arithmetic unit |
US5117247A (en) * | 1989-05-24 | 1992-05-26 | Minolta Camera Kabushiki Kaisha | Viewfinder optical system compensated in macrophotographic or parallox diopter |
JPH06348461A (en) * | 1993-06-02 | 1994-12-22 | Nec Corp | Remainder calculating circuit |
JP2014038413A (en) * | 2012-08-13 | 2014-02-27 | Fujitsu Ltd | Operation circuit and control method for operation circuit |
-
1985
- 1985-10-08 JP JP22525185A patent/JPS6284336A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316128A (en) * | 1987-06-18 | 1988-12-23 | Mitsubishi Electric Corp | Arithmetic unit |
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US5117247A (en) * | 1989-05-24 | 1992-05-26 | Minolta Camera Kabushiki Kaisha | Viewfinder optical system compensated in macrophotographic or parallox diopter |
JPH06348461A (en) * | 1993-06-02 | 1994-12-22 | Nec Corp | Remainder calculating circuit |
JP2014038413A (en) * | 2012-08-13 | 2014-02-27 | Fujitsu Ltd | Operation circuit and control method for operation circuit |
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