JPS628394A - Sense circuit - Google Patents

Abstract

PURPOSE:To form a high speed sense circuit by connecting the second load resistance and the base of the third transistor through the level shifting circuit. CONSTITUTION:To make the voltage of a node N1 constant, the electric current which flows to a transistor Q2 is detected by a resistance R2, so that the signal cannot be saturated by a transistor Q3, the level is shifted by a transistor Q5, and the current is impressed to the base of the transistor Q3. Thus, a voltage difference DELTAVN1 of the node N1 comes to zero, and the voltage of the node N1 can be always made constant. Namely, without increasing the access time, a stationary electric current I4 can be made very small and the reduction of the high level of the output voltage can be prevented.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラＥＣＬ　　ＲＡＭに係り、特にそ
の高速化に有効なセンス回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a bipolar ECL RAM, and particularly to a sense circuit that is effective in increasing the speed of the bipolar ECL RAM.

〔発明の背景〕[Background of the invention]

バイポーラＥＣＬ　　ＲＡＭのセンス・出力回路の高速
化図る方法として、例えば特開昭５８−１３７１８５号
公報に示されているように、ビット線の電位差によって
切り換わるカレントスイッチに流す電流で、出力トラン
ジスタを直接駆動する方法が知られている。As a method for increasing the speed of the sense/output circuit of a bipolar ECL RAM, as shown in Japanese Patent Laid-Open No. 58-137185, for example, the output transistor is directly controlled by a current flowing through a current switch that is switched depending on the potential difference between the bit lines. There are known methods of driving.

この方法は、センス・出力回路の゛ゲート数を少なくし
、高速な読み出し時間を実現しているが、出力トランジ
スタのベースに接続されている負荷抵抗に、大きな定常
電流を流す必要があり、出力電圧の高レベルが低下する
という点については配慮されていなかった。This method reduces the number of gates in the sense/output circuit and achieves a high-speed readout time, but it requires a large steady current to flow through the load resistor connected to the base of the output transistor. No consideration was given to the fact that high voltage levels would be reduced.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記定常電流を極めて小さくでき、出
力電圧の高レベルを低下させない、高速なセンス回路を
提供することにある。An object of the present invention is to provide a high-speed sense circuit that can make the steady current extremely small and that does not reduce the high level of the output voltage.

〔発明の概要〕[Summary of the invention]

従来のセンス回路において、出力電圧の高レベルを低下
させる原因となる、上記定常電流が何故必要であったか
を、第６図を用いて定量的に説明する。まず、同図にお
いて、■電流源の電流Ｉ３がトランジスタＱ□に流れ出
力電圧が低レベルにある時のノードＮ１の電圧と、■電
流源の電流工３がトランジスタＱ２に流れ出方電圧が高
レベルにある時のノードＮ１の電圧、両者の差ΔＶ　＋
＋ｔを求める。ノードＮ工の電圧は、定電圧Ｖ□からト
ランジスタＱ３のベース・エミッタ間電圧Ｖ□を引いた
電圧であるから、Δｖ、１１は、トランジスタＱ３に、
電流Ｉ、＋Ｉ、が流れた時と、電流工、が流れた時のＶ
□の差となり、 ｑ　　　　Ｉｓ ここに　ｋ：ボルツマン定数 ｑ：電子電荷量 Ｔ：絶対温度 で表わせる。一方、ノードＮ１　には、同図では、トラ
ンジスタＱ、のみしか示してないが、例えば４にビット
メモリの場合、６４個のトランジスタのコレクタが接続
されるため５等価的に４ｐＦ程度の容量Ｃ９１がつなが
っている０以上のことより。In the conventional sense circuit, why the above-mentioned steady current, which causes a reduction in the high level of the output voltage, is necessary will be quantitatively explained using FIG. 6. First, in the same figure, ■The voltage at node N1 when the current I3 of the current source flows to the transistor Q□ and the output voltage is at a low level, and ■The voltage at the node N1 when the current source 3 flows to the transistor Q2 is at a high level. The voltage at node N1 when it is at , the difference between the two ΔV +
Find +t. Since the voltage at the node N is the voltage obtained by subtracting the base-emitter voltage V□ of the transistor Q3 from the constant voltage V□, Δv, 11 is applied to the transistor Q3.
V when the current I, +I flows and when the current flows,
It becomes the difference of □, and can be expressed as q Is where k: Boltzmann constant q: amount of electron charge T: absolute temperature. On the other hand, although only the transistor Q is shown in the figure, the node N1 has a capacitance C91 of about 4 pF equivalently because the collectors of 64 transistors are connected to the node N1 in the case of a bit memory, for example. More than 0 or more things that are connected.

出力電圧が切り換わる時、ノードＮ１の容量Ｃ１，＋２
の充放電に費やされる時間ｔは、 Ｉ）＋１．　　　　　　Ｌ＋Ｉ。When the output voltage switches, the capacitance C1, +2 of node N1
The time t spent on charging and discharging is: I)+1. L+I.

で表わせる。第７図は、−例として、Ｉ、　＝　２　ｍ
　Ａとした時の充放電時間ｔを電流Ｉ４の関数として示
している。この充放電時間ｔは、メモリのアクセス時間
に直接影響するため極力小さくする必要があり、同図か
ら、電流工、は少なくとも２ｍＡ程度必要となる。なお
、この時、出力電圧の振幅を０．８Ｖにするため、抵抗
Ｒ□は、Ｒ，＝ｏ、ｓ　Ｖ／Ｉ、＝４００Ωにする必要
があり、出力電圧の高レベルの低下は、４００ΩＸｌ４
＝０．８Ｖと極めて大きくなる。It can be expressed as FIG. 7 shows - As an example, I, = 2 m
The charging/discharging time t when A is shown as a function of the current I4. This charging/discharging time t directly affects the access time of the memory, so it needs to be made as small as possible, and from the figure, a current of at least about 2 mA is required. At this time, in order to make the amplitude of the output voltage 0.8V, the resistance R□ needs to be R, = o, s V/I, = 400Ω, and the high level drop in the output voltage is 400ΩXl4.
=0.8V, which is extremely large.

本発明は、上記問題点を解決するため、ノードＮ１の電
圧が常に一定になるように、トランジスタＱ３のベース
電圧ｖ１を変化させるもので、このようにノードＮ１　
の電圧を一定にすると、（２）式のΔＶヤ□が零となり
、容量Ｃ，，１の充放電時間ｔも零となる。すなわち１
本発明によれば、アクセス時間を増加させることなく、
定常電流工、を極めて小さくでき、出力電圧の高レベル
の低下を防止できる。以下、本発明を、実施例によって
詳細に説明する。In order to solve the above problem, the present invention changes the base voltage v1 of the transistor Q3 so that the voltage at the node N1 is always constant.
When the voltage is held constant, ΔVy□ in equation (2) becomes zero, and the charging/discharging time t of the capacitance C,,1 also becomes zero. i.e. 1
According to the present invention, without increasing access time,
The steady current current can be made extremely small, and a high level drop in the output voltage can be prevented. Hereinafter, the present invention will be explained in detail by way of examples.

〔発明の実施例〕[Embodiments of the invention]

第１図は、本発明の第１の実施例を示す図であり、ノー
ドＮ１の電圧を一定にするために、トランジスタＱ２に
流れる電流を抵抗Ｒ２で検知し、その信号をトランジス
タＱ、が飽和しないように、トランジスタＱ、でレベル
シフトし、１−ランジスタＱ、のベースに印加している
。以下、具体的な数値例で、ノードＮ１の電圧を一定に
する方法を述べる。今、電流Ｉ４を０．１　ｍＡと極め
て小さい値に設定し、電流Ｉ３を従来例と同様２　ｍ　
Ａ−電流工、を２ｍＡに設定する。電流工、がトランジ
スタＱ１に流れ、出力電圧が低レベルにある時のノード
Ｎ１の電圧ｖ０は、 Ｖａｔ　＝　Ｒ１Ｘ　Ｉ　ｔ　＋　Ｖｓｍｓ　＋　Ｖａ
ｍａｑ　　　　Ｉｓ　　　　ｑ　　　　　Ｉｓ・・・・
・・（３） ここに、■、：トランジスタの飽和電流で表わせる。一
方、電流工、がトランジスタＱ２に流れ、出力電圧が高
レベルにある時のノードＮ１の電圧ｖ′、１は、 ・・・・・・（４） で表わせる。よって、ノードＮ□の電圧差は。FIG. 1 is a diagram showing the first embodiment of the present invention. In order to keep the voltage at the node N1 constant, the current flowing through the transistor Q2 is detected by the resistor R2, and the signal is sent to the transistor Q when the transistor Q is saturated. In order to avoid this, the level is shifted by transistor Q and applied to the base of transistor Q. A method for keeping the voltage at the node N1 constant will be described below using a specific numerical example. Now, the current I4 is set to an extremely small value of 0.1 mA, and the current I3 is set to 2 mA as in the conventional example.
Set A-current to 2mA. The voltage v0 at the node N1 when the current flows through the transistor Q1 and the output voltage is at a low level is Vat = R1X I t + Vsms + Va
maq Is q Is...
...(3) Here, ■: Can be expressed as the saturation current of the transistor. On the other hand, the voltage v',1 at the node N1 when the current flows through the transistor Q2 and the output voltage is at a high level can be expressed as (4). Therefore, the voltage difference at node N□ is.

＝８０（ｍＶ）−２（ｍＡ）ＸＲ，−（５）となる、す
なわち、Ｒ８を４００に設計すれば、Δｖ１１が零とな
り、ノードＮ１の電圧に常に一定にできる。この例の場
合、出力電圧の振幅を０．８Ｖにするため、抵抗Ｒ１を
４００Ωにすると、出力電圧の高レベルの低下は、０．
０４Ｖと極めて小さくなる、なお、以上の議論より、ト
ランジスタＱ５のベース電圧は、ノードＮ工の電圧を一
定にするような振幅が必要なだけで、定常電流工、によ
る高レベルの低下は問題とならない。すなわち、トラン
ジスタＱ４のベースを一定電圧ｖ１で駆動しても、電流
工、を例えば２ｍＡ程度と大きくできるので、ノードＮ
２の充放電時間は極めて小さい。= 80 (mV) - 2 (mA) In this example, if the resistor R1 is set to 400Ω to make the amplitude of the output voltage 0.8V, the high level drop in the output voltage will be 0.8V.
Furthermore, from the above discussion, the base voltage of transistor Q5 only needs to have an amplitude that keeps the voltage at node N constant, and a high level drop due to steady current current is not a problem. No. That is, even if the base of the transistor Q4 is driven with a constant voltage v1, the current can be increased to, for example, about 2 mA, so that the node N
The charging/discharging time of No. 2 is extremely short.

第２図は５本発明の第２の実施例を示す図で、上記第１
図の第１の実施例と、トランジスタＱ１及びＱ２のビッ
ト線への接続のしかたが異なるだけである。すなわち、
第１図の例では、ビット線Ｂ、Ｂの電位差でトランジス
タＱ、、Ｑ２及び電流源工、で構成されるカレントスイ
ッチを切り換え、電流工、で出力トランジスタＱ６　を
駆動したのに対し、第２図の例では、メモリセルＭＣの
出力電圧と、参照電圧ｖ１またはｖ２の電位差で、トラ
ンジスタＱ１　またはＱ８　のどちらか一方を導通させ
。Figure 2 is a diagram showing a second embodiment of the present invention.
The only difference from the first embodiment shown in the figure is the way in which transistors Q1 and Q2 are connected to the bit lines. That is,
In the example shown in Fig. 1, the potential difference between bit lines B and B switches the current switch composed of transistors Q, Q2 and current source, and the current source drives the output transistor Q6, while the second In the example shown in the figure, either the transistor Q1 or Q8 is made conductive due to the potential difference between the output voltage of the memory cell MC and the reference voltage v1 or v2.

電流工、または工、で、出力トランジスタＱ６を駆動す
る。よって、第２図についても、第１図に関して述べた
議論が、電流工、を電流工、またはＩ２に置き換えるこ
とにより、そのまま成立する。The output transistor Q6 is driven by a current generator or a current generator. Therefore, with regard to FIG. 2, the argument stated regarding FIG. 1 also holds true by replacing the electric current worker with the electric current worker or I2.

第３図は、本発明の第３の実施例を示す図で、上記第２
図の第２の実施例が、ノードＮ１の電圧を一定にするた
めに、本発明を適用しているのに対し、第３図の例では
、ノードＮ□に加え、ノードＮ□の電圧を一定にするた
めにも、本発明を適用している。このように、ノードＮ
２の電圧を一定にすると、ノードＮ、の充放電時間を零
にでき、電流工、を極めて小さくできることは、上記議
論より明らかであろう、このため、第３図の例では、電
流工、を小さくできる分だけ、消費電力を小さくできる
。FIG. 3 is a diagram showing a third embodiment of the present invention, and shows the second embodiment of the invention.
While the second embodiment in the figure applies the present invention to keep the voltage at node N1 constant, in the example in FIG. The present invention is also applied to make it constant. In this way, node N
It is clear from the above discussion that if the voltage of node N is kept constant, the charging/discharging time of node N can be reduced to zero, and the electric current can be made extremely small. Therefore, in the example of FIG. The power consumption can be reduced by the amount that can be made smaller.

第４図は、本発明の第４の実施例を示す図で、上記第２
図の第２の実施例及び、上記第３図の第３の実施例では
、電流工、または工２で出力トランジスタを駆動してい
たのに対し、第４図の例では、トランジスタＱ、、Ｑ、
及び電流源工。で構成されるカレントスイッチを付加し
、電流工。を電流工、または工２　に加え合わせ、出力
トランジスタの駆動電流を増強している。このように駆
動電流を大きくすると、出力電圧の振幅を決める抵抗Ｒ
工及びＲ□を小さくでき、センス・出力回路での遅延時
間を小さくできる。FIG. 4 is a diagram showing a fourth embodiment of the present invention, and is a diagram showing a fourth embodiment of the present invention.
In the second embodiment shown in the figure and the third embodiment shown in FIG. Q,
and current source engineering. Adding a current switch consisting of a current switch. is added to the current or current to increase the drive current of the output transistor. Increasing the drive current in this way increases the resistance R, which determines the amplitude of the output voltage.
It is possible to reduce the current and R□, and the delay time in the sense/output circuit can be reduced.

第５図は、本発明の第５の実施例を示す図で。FIG. 5 is a diagram showing a fifth embodiment of the present invention.

トランジスタＱ、　、　Ｑ、及び電流源工、。で構成さ
れる、出力トランジスタ駆動専用のカレントスイッチを
持つ、センス・出力回路のセンス回路に本発明を適用し
た例を示している。第５図の例では、本発明を適用する
ことにより、電流工、及び工。Transistor Q, Q, and current source. This figure shows an example in which the present invention is applied to a sense circuit of a sense/output circuit that has a current switch dedicated to driving an output transistor. In the example of FIG. 5, by applying the present invention, the electrician and electrician.

を極めて小さくでき、第３図の例と同様の効果が得られ
ると同時に、出力トランジスタ駆動専用のカレントスイ
ッチを設けているため、ビット線で発生したノイズ等が
、出力波形に乗らないという長所を併せ持っている。can be made extremely small, achieving the same effect as the example shown in Figure 3. At the same time, since a current switch is provided exclusively for driving the output transistor, noise generated in the bit line does not appear on the output waveform. I have both.

〔発明の効果〕 以上述べたように、本発明によれば、出力トランジスタ
のベースにコレクタが接続されているトランジスタのエ
ミッタ電圧を常に一定にし、上記エミッタが接続されて
いるノードに付く容量の充放電時間を零にできるので、
上記トランジスタ及び、上記トランジスタのコレクタに
接続されている負荷抵抗に流す定常電流を、アクセス時
間を増加させることなく１例えば、０．１ｍＡ程度と極
めて小さくすることが可能となり、出力電圧の高レベル
を低下させない、高速なセンス回路が実現できる。[Effects of the Invention] As described above, according to the present invention, the emitter voltage of the transistor whose collector is connected to the base of the output transistor is always kept constant, and the capacitance attached to the node connected to the emitter is charged. Since the discharge time can be reduced to zero,
The steady current flowing through the transistor and the load resistor connected to the collector of the transistor can be made extremely small, for example, about 0.1 mA, without increasing the access time, and the high level of the output voltage can be reduced. It is possible to realize a high-speed sense circuit that does not cause deterioration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図、第２図、第３図、第４図、第５図は。 それぞれ１本発明の第１．第２．第３．第４．第５の実
施例を示す図、第６図は、従来のセンス・出力回路の回
路図、第７図は、定常電流と充放電時間の関係を示す図
である６ Ｑｌ・・・第１のトランジスタ、Ｑ、・・・第２のトラ
ンジスタ、Ｂ、Ｂ・・・ビット線、Ｎ、・・・第２のト
ランジスタのエミッタが接続されているノード、Ｉｉ＋
Ｌ、Ｌ、１．・・・電流源、Ｒ１・・・負荷抵抗、ＭＣ
・・・メモリセル。 第　１　口 ％ｚ　　図 ′ｆ１３　図 第　４　図 ｙｉ　４　図 第　７　目 工４（ｆｌｌ） 株式会社内 ２８幡地　株式会社日立製作所中 日立デバイスエンジニアリング 日立デバイスエンジニアリングFigures 1, 2, 3, 4, and 5 are. 1 of the present invention, respectively. Second. Third. 4th. A diagram showing the fifth embodiment, FIG. 6 is a circuit diagram of a conventional sense/output circuit, and FIG. 7 is a diagram showing the relationship between steady current and charging/discharging time. Transistor, Q,... second transistor, B, B... bit line, N,... node to which the emitter of the second transistor is connected, Ii+
L, L, 1. ...Current source, R1...Load resistance, MC
...Memory cell. 1st %z Figure 'f13 Figure 4 Figure yi 4 Figure 7 Machining 4 (fll) 28 Hatchi, Ltd. Hitachi, Ltd. Hitachi Device Engineering Hitachi Device Engineering

Claims (1)

【特許請求の範囲】[Claims] １、２本のビット線の各々に、エミッタ（またはベース
）が接続された第１、第２のトランジスタと、各々第１
、第２のトランジスタのコレクタにエミッタが接続され
、コレクタが各々第１、第２の負荷抵抗に接続された第
３、第４のトランジスタと、第３のトランジスタのコレ
クタにベースが接続された出力用トランジスタで構成さ
れるバイポーラＥＣＬＲＡＭのセンス回路において、少
なくとも上記第２の負荷抵抗と、上記第３のトランジス
タのベースをレベルシフト回路を介して接続したことを
特徴とするセンス回路。first and second transistors whose emitters (or bases) are connected to each of the first and second bit lines;
, an emitter connected to the collector of the second transistor, third and fourth transistors whose collectors are connected to the first and second load resistors, respectively, and an output whose base is connected to the collector of the third transistor. What is claimed is: 1. A sense circuit for a bipolar ECLRAM comprising transistors for use in a bipolar ECLRAM, characterized in that at least the second load resistor and the base of the third transistor are connected via a level shift circuit.