JPS6282439A - False trouble generating system - Google Patents
False trouble generating systemInfo
- Publication number
- JPS6282439A JPS6282439A JP60222634A JP22263485A JPS6282439A JP S6282439 A JPS6282439 A JP S6282439A JP 60222634 A JP60222634 A JP 60222634A JP 22263485 A JP22263485 A JP 22263485A JP S6282439 A JPS6282439 A JP S6282439A
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- pseudo
- program
- matching
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における擬似障家発生方式に関
し、特に、プログラムアドレスの一致による擬似障家発
生方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for generating a pseudo-disabled person in an information processing device, and particularly to a method for generating a pseudo-disabled person based on matching of program addresses.
従来、この種の擬似障家発生方式では、プロダラムの実
行アドレスがあらかじめ設定された値と一致した場合に
擬似障害を発生するようになっていた。Conventionally, in this type of pseudo fault generation method, a pseudo fault is generated when the execution address of the program module matches a preset value.
上述した従来の擬似障家発生方式では、複数回該当する
プログラムが実行される場合には。In the conventional pseudo-disabled generation method described above, if the corresponding program is executed multiple times.
一番最初のケースでのみ擬似障害を発生できるたけて、
二回目以降のケースでは、擬似障害を発生できないとい
う欠点があった。Since a pseudo failure can only occur in the first case,
In the second and subsequent cases, there was a drawback that a pseudo failure could not be generated.
本発明の目的は、上述した欠点を除去し、擬似障害を発
生させるためのプログラムのアドレ １スと実
行中のプＩ７グラノ・のアト゛レヌの一致を検出すると
、一致信号を出力する一致回路から。SUMMARY OF THE INVENTION The object of the present invention is to eliminate the above-mentioned drawbacks and to generate a pseudo fault by using a matching circuit which outputs a matching signal when it detects a match between the address of a program and the address of an executing program.
一致信号がη回（７１は正整数）発生しまた場合にも、
擬似障害を・発生させる１−とができる擬似障害発生力
式を提供することにある。Even if the coincidence signal occurs η times (71 is a positive integer),
The object of the present invention is to provide a pseudo-failure generating force formula that can generate a pseudo-fault.
〔問題点を解決１゛るための手段〕
本発明の擬似障家発生方式は、情報処理装置において、
擬似障害を発生するためのブし７グラムアドレスを保持
する擬似障害アドレスレジスタ（第１図の１０）と、
ｉｉＩ記擬旧障害アドレスレジスタにプログラド・のア
ドレスを設定する擬似障害アドレス設定手段（第１図の
１）と、前記擬似障害アドレスレジスタに保持されてい
るプログラド、のアドレスと実行中のプログラドのアド
レスの一致を検出する占一致信号を出力する一致回路（
第１図の１１）と、一致回数を保持する一致回数保持手
段（第１図の１２）と。[Means for solving the problem 1] The method for generating a pseudo-disabled person of the present invention includes, in an information processing device,
a pseudo-fault address register (10 in FIG. 1) that holds a block address for generating a pseudo-fault;
iii pseudo-fault address setting means (1 in Figure 1) for setting the address of the program in the pseudo-old fault address register, the address of the program held in the pseudo-fault address register, and the address of the program being executed; A matching circuit (
11) in FIG. 1, and a match number holding means (12 in FIG. 1) that holds the number of matches.
前記一致回数保持手段に一致回数を設定する一致回数設
定手段（第１図の１）と前記一致回路の一致信号の出力
回数が、前記一致回数保持手段で保持している一致回数
と一致すると擬似障害を発生する手段（第１図の１３）
を有することを特徴とする。If the number of matches set by the matching number setting means (1 in FIG. 1) which sets the number of matches in the matching number holding means and the number of times the matching signal is output from the matching circuit match the number of matching held by the matching number holding means, a pseudo Means of causing failure (13 in Figure 1)
It is characterized by having the following.
次に１本発明について図面を参照して説明する。 Next, one embodiment of the present invention will be explained with reference to the drawings.
第１図は９本発明の一実施例のブロック回路図である。FIG. 1 is a block circuit diagram of one embodiment of the present invention.
通宮のプログラムの実行は、主記憶装置１から、命令カ
ウントレジスタ？で示されるアドレスの命令をフェツチ
し、命令レジスタ５に格納後、制御回路５が起動されて
、命令の解釈、実行制？ｉ１１ヲ行なう。オペランドの
フェツチあるいは、結果のストア用にアドレスアダー６
で演算された結果全アドレスレジスタ７に一時保持して
、二１−記憶装置１に要求を出す。フェッチデータは信
号線１０１ ’ｉ通じて伝達され。The execution of the program in Tsugu is from main memory 1 to the instruction count register? After fetching the instruction at the address indicated by and storing it in the instruction register 5, the control circuit 5 is activated to interpret the instruction and execute the instruction. Let's do i11. Address adder 6 for fetching operands or storing results
The result of the calculation is temporarily held in the all-address register 7, and a request is issued to the storage device 1 (21). Fetch data is transmitted through signal line 101'i.
ストアデータは、データレジスタ８を経由して主記憶装
置１に送られる。演算回路２は、制御回路６により制御
されて、各種命令に従った演算を実施する。Store data is sent to the main storage device 1 via the data register 8. The arithmetic circuit 2 is controlled by the control circuit 6 and performs arithmetic operations according to various instructions.
擬似障害アドレスレジスタ１０は、ソフト命令により、
主記憶装置１からフェッチしてきた擬似障害を発生する
ためのプし’Ｉグラドアドレスが設定さｉ］る。カウン
タ１２には、ソフト命令により、主記憶装置１からフェ
ツチ１〜てきた一致回数−１の値が設定される。一致回
路１１は。The pseudo fault address register 10 is set by a software instruction.
The program address fetched from the main memory 1 for generating a pseudo failure is set. The counter 12 is set with a value equal to the number of matches fetched from the main memory 1 minus 1 by a software instruction. The coincidence circuit 11 is.
命令りラントレジスタ９の出力と擬似障害アドレスレジ
スタ１０の出力の一致が検出されると一致信号が出力さ
れ、信号線１１０を通じて。When a match between the output of the instruction runt register 9 and the output of the pseudo fault address register 10 is detected, a match signal is outputted through the signal line 110.
カウンタ１２のカウントダウンを指示する。カウンタの
値がＯとなった後、もう一度一致信号が出力されるとカ
ウンタ１２からボローの信号が出力され、信号線１１４
を通じて、擬似障害発生回路１３に擬似障害発生を指示
する。Instructs the counter 12 to count down. After the counter value reaches O, when a match signal is output again, a borrow signal is output from the counter 12, and the signal line 114
The pseudo-fault generation circuit 13 is instructed to generate a pseudo-fault.
以上説明したように本発明は、擬似障害を発一致信号を
出力する一致回路から、一致信号がｎ回（ｎは正の整数
）発生した場合に擬似障害全発生させることができる効
果がある。即ち。As described above, the present invention has the advantage that all pseudo faults can be caused to occur when a match signal is generated n times (n is a positive integer) from a matching circuit that outputs a pseudo fault signal. That is.
擬障発生のケースを増やせる３、Increase the number of cases of false failures 3.
第１図は本発明の一実施例のブロック回路図である。
１・・・主記憶装置、２・・・演算回路、３・・・制御
回路、４・・・命令データフェッチ／ストア回路。
５・・・命令レジスタ、６・・・アドレスアダー、７・
・・アドレスレジスタ、８・・・データレジスタ、９・
・・命令カウントレジスタ、１０・・・擬似障害アドレ
スレジスタ、１１・・・一致回路、１２・・・カウンタ
。
１６・・・擬似障害発生回路。FIG. 1 is a block circuit diagram of one embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Main memory device, 2... Arithmetic circuit, 3... Control circuit, 4... Instruction data fetch/store circuit. 5...Instruction register, 6...Address adder, 7.
・Address register, 8 ・Data register, 9・
. . . Instruction count register, 10 . . . Pseudo failure address register, 11 . . . Match circuit, 12 . . . Counter. 16...Pseudo fault occurrence circuit.
Claims (1)
のプログラムのアドレスを保持する擬似障害アドレスレ
ジスタと、前記擬似障害アドレスレジスタにプログラム
のアドレスを設定する擬似障害アドレス設定手段と、前
記擬似障害アドレスレジスタに保持されているプログラ
ムのアドレスと実行中のプログラムのアドレスの一致を
検出すると一致信号を出力する一致回路と、一致回数を
保持する一致回数保持手段と、前記一致回数保持手段に
一致回数を設定する一致回数設定手段と、前記一致回路
の一致信号の出力回数が、前記一致回数保持手段で保持
している一致回数と一致すると擬似障害を発生する手段
とを有することを特徴とする擬似障家発生方式。1. In an information processing device, a pseudo-fault address register that holds an address of a program for generating a pseudo-fault, a pseudo-fault address setting means for setting a program address in the pseudo-fault address register, and the pseudo-fault address register. a matching circuit that outputs a matching signal when it detects a match between the address of the program held in the program and the address of the program being executed; a matching number holding means for holding the number of matches; and a matching number set in the matching number holding means. and means for generating a pseudo failure when the number of times the matching circuit outputs a matching signal matches the number of matching held by the matching number holding means. How it occurs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222634A JPS6282439A (en) | 1985-10-08 | 1985-10-08 | False trouble generating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222634A JPS6282439A (en) | 1985-10-08 | 1985-10-08 | False trouble generating system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282439A true JPS6282439A (en) | 1987-04-15 |
Family
ID=16785525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222634A Pending JPS6282439A (en) | 1985-10-08 | 1985-10-08 | False trouble generating system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6282439A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10275330B2 (en) | 2015-11-06 | 2019-04-30 | Fujitsu Limited | Computer readable non-transitory recording medium storing pseudo failure generation program, generation method, and generation apparatus |
-
1985
- 1985-10-08 JP JP60222634A patent/JPS6282439A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10275330B2 (en) | 2015-11-06 | 2019-04-30 | Fujitsu Limited | Computer readable non-transitory recording medium storing pseudo failure generation program, generation method, and generation apparatus |
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