JPS6278880A - Semiconductor device - Google Patents

Abstract

PURPOSE:To decrease the Miller capacity without changing a threshold voltage and to enable a transistor to operate at a higher speed, by constructing a gate in a two-layer structure in which the side faces of th lower gate layer is located inside with respect to the side face of the upper gate layer. CONSTITUTION:A gate is constituted by two layers consisting of an SiO2 layer 12 as the upper gate layer and a polysilicon layer 1 as the lower gate layer, while the lower polysilicon layer 11 is formed such that their side faces are located inside with respect to the side faces of the upper SiO2 layer 12. Accordingly, the upper SiO2 layer 12 can be utilized as a mask for injection, so that the source and drain 15 would not penetrate into the region under the gate insulation film 2 directly contacted to the polysilicon layer 11.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に絶縁ゲート形電界効果トラン
ジスタを有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a semiconductor device having an insulated gate field effect transistor.

〔従来の技術〕[Conventional technology]

従来この種の半導体装置は、例えば第２図に示すように
して製造されている。すなわち、例えばＰ形のシリコン
（８ｉ）からなる基板１の表面上に８ｉＣ）２からなる
ゲート絶縁膜２を介してポリシリコン等の電極材料から
なるゲート３を形成し、次いでこのゲート３をマスクと
して不純物イオンを注入し、Ｎ　不純物領域４を形成す
る（第２図（ａ））。次に、熱処理を行なって不純物イ
オンを拡散させることによシ、ゲート３に対して自己整
合でソース・ドレイン５が形成される（第２図０））。Conventionally, this type of semiconductor device has been manufactured, for example, as shown in FIG. That is, for example, a gate 3 made of an electrode material such as polysilicon is formed on the surface of a substrate 1 made of P-type silicon (8i) via a gate insulating film 2 made of 8iC)2, and then this gate 3 is masked. Then, impurity ions are implanted to form an N 2 impurity region 4 (FIG. 2(a)). Next, by performing heat treatment to diffuse impurity ions, the source/drain 5 is formed in self-alignment with the gate 3 (FIG. 20)).

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、このような従来の自己整合法を用いると、熱処
理の際、ゲートの下までソース・ドレイン領域、すなわ
ち不純物拡散層が広がってしまう（図中Ａで示した部分
）。However, when such a conventional self-alignment method is used, the source/drain region, that is, the impurity diffusion layer, expands to the bottom of the gate during heat treatment (portion indicated by A in the figure).

このようにゲート下まで不純物層が拡散してしまうと、
ミラー容量と呼ばれる寄生容量が発生し、トランジスタ
特性上好ましくなく、その応答性を遅くする要因となっ
ていた。If the impurity layer diffuses below the gate in this way,
A parasitic capacitance called Miller capacitance occurs, which is unfavorable in terms of transistor characteristics and causes slow response.

この発明は上記のような問題点を解決するためになされ
たもので、ソース・ドレイン領域の不純物がゲート下に
拡散するのを防ぎ、良好なトランジスタ特性を有する半
導体装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and its purpose is to prevent impurities in the source/drain region from diffusing below the gate and to obtain a semiconductor device having good transistor characteristics. .

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、ゲートを積層構造とし、下部ゲート層の側
面を上部ゲート層の側面に対し内側に後退させたもので
ある。In this invention, the gate has a stacked structure, and the side surfaces of the lower gate layer are set back inward with respect to the side surfaces of the upper gate layer.

ここで積層構造とは、２層でも、また３層以上でもよい
。また下部ゲート層とはゲート絶縁膜に接する部分を含
む層の意味で、それ自体単層に限るものではない。さら
に上部ゲート層とは下部ゲート層に対し上方に位置する
もので、これも単層に限らない。Here, the laminated structure may be two layers or three or more layers. Further, the term "lower gate layer" refers to a layer including a portion in contact with the gate insulating film, and is not limited to a single layer itself. Furthermore, the upper gate layer is located above the lower gate layer, and is not limited to a single layer.

〔作用〕[Effect]

ソース噌ドレインの形成に際しては、上部ゲート層をマ
スクとして不純物が注入されるため、下部ゲート層端よ
シ外側に不純物領域が形成される。When forming the source and drain, impurities are implanted using the upper gate layer as a mask, so an impurity region is formed outside the edge of the lower gate layer.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図において、Ｐ形のシリコン基板１の表面上に５ｉＯａ
からなるゲート絶縁Ｍ２を約５０ＯＡの厚さに形成する
。その上に約４００ＯＡの厚さのポリシリコン層１１お
よび約２００ＯＡの厚さの５ｉＯａ層１２を順次積層し
、さらＫその上にフォトレジスト層を形成した後、フォ
トリソグラフィによシゲート形成領域にのみレジストパ
タン１３を残す（第１図（ａ））。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 5iOa is deposited on the surface of a P-type silicon substrate 1.
A gate insulator M2 consisting of the following is formed to a thickness of about 50 OA. A polysilicon layer 11 with a thickness of about 400 OA and a 5iOa layer 12 with a thickness of about 200 OA are sequentially laminated thereon, and after a photoresist layer is formed thereon, only the gate formation area is formed by photolithography. A resist pattern 13 is left (FIG. 1(a)).

次に、レジストパタン１３をマスクとし、ＣＦ４／Ｈ，
ガスを用いた異方性モードのりアクティブ・イオン・エ
ツチング（ＲＩＥ）法により５ｉｎ２層１２をエツチン
グし、さらにＣＦ４１０１ガスを用いた等方性モードの
プラズマエツチングによシボリシリコン層１１をエツチ
ングする。この結果ポリシリコン層１１のサイドエッチ
によシ、上層の８　ｉｏ２層１２に対し下層のポリシリ
コン層１１の側面が内側に後退した構造ができる（第１
図（ｂ））。Next, using the resist pattern 13 as a mask, CF4/H,
The 5 inch 2 layer 12 is etched by active ion etching (RIE) in an anisotropic mode using gas, and the wrinkled silicon layer 11 is further etched by plasma etching in an isotropic mode using CF4101 gas. As a result, due to the side etching of the polysilicon layer 11, a structure is created in which the side surface of the lower polysilicon layer 11 retreats inward with respect to the upper 8IO2 layer 12 (first
Figure (b)).

レジストパタン１３を除去した後、５ｉＯａ層１２をマ
スクとし、不純物として例えばヒ素（Ａｓ）イオンを注
入して不純物領域１４を形成する（第１図（Ｃ））。After removing the resist pattern 13, using the 5iOa layer 12 as a mask, arsenic (As) ions are implanted as an impurity to form an impurity region 14 (FIG. 1C).

その後熱処理によシヒ素を拡散させ、ソース・ドレイン
１５を形成する。このとき、拡散のフロントがポリシリ
コン層１１の端部までは達するがそれ以上ポリシリコン
層１１の下部にあまシ入シ込まないように１ポリシリコ
ン層１１のサイドエッチ量、つま［８ｉＯａ層１２に対
するポリシリコン層１１の側面の後退量との関係で、熱
処理の温度および時間を調整する（第１図（ｄ））。Thereafter, arsenic is diffused by heat treatment to form the source/drain 15. At this time, the side etching amount of one polysilicon layer 11 is set so that the diffusion front reaches the end of the polysilicon layer 11 but does not penetrate into the lower part of the polysilicon layer 11 any further. The temperature and time of the heat treatment are adjusted depending on the amount of receding of the side surface of the polysilicon layer 11 (FIG. 1(d)).

このようにゲートが上部ゲート層としてのＳ　ｉｔｓ層
１２と下部ゲート層としてのポリシリコン層１１との２
層構造を有し、しかも下層のポリシリコン層１１の側面
を上層の８ｉｏｇ層１２の側面に対して後退させた構造
となっているため、上層のＳｉ０ｇ層１２を注入マスク
とすることにより、ソース・ドレイン１５が、ゲート絶
縁膜２に直接接しているポリシリコン層１１の下に入シ
込まないようにすることができる。In this way, the gate consists of two layers: the Sits layer 12 as the upper gate layer and the polysilicon layer 11 as the lower gate layer.
It has a layered structure, and the side surface of the lower polysilicon layer 11 is set back from the side surface of the upper 8iog layer 12, so by using the upper Si0g layer 12 as an implantation mask, the source - The drain 15 can be prevented from penetrating under the polysilicon layer 11 that is in direct contact with the gate insulating film 2.

なお、Ｓｉ０ｇ層１２の代シに例えばモリブデン等のり
フラクトリーメタルのシリサ・イドなどを用いてもよい
。In place of the SiOg layer 12, for example, a silicide made of adhesive metal such as molybdenum may be used.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、ゲートを上部ゲート
層に対し下部ゲート層側面を内側に後退させた積層構造
とじたことくよシ、シきい値電圧ｖｔｈ等を変化させる
ことなくミラー容量を低減し、トランジスタを高速化す
ることが可能となる。As described above, according to the present invention, the mirror capacitance can be reduced without changing the gate thickness, threshold voltage vth, etc. due to the stacked structure in which the gate has a stacked structure in which the side surfaces of the lower gate layer are set back inward with respect to the upper gate layer. Therefore, it becomes possible to increase the speed of the transistor.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す工程断面図、第２図は
従来例を示す工程断面図である。 １・・・・Ｐ形シリコン基板、２・・・−ゲート絶縁膜
、１１・・・・下部ゲート層としてのポリシリコン層、
１２・・・・上部ゲート層としての５ｉＯＢ層、１５・
・拳・ソース・ドレイン。FIG. 1 is a process sectional view showing an embodiment of the present invention, and FIG. 2 is a process sectional view showing a conventional example. 1...P-type silicon substrate, 2...-gate insulating film, 11...polysilicon layer as lower gate layer,
12...5iOB layer as upper gate layer, 15.
・Fist・Source・Drain.

Claims (1)

【特許請求の範囲】[Claims] 絶縁ゲート形電界効果トランジスタを有する半導体装置
において、上記絶縁ゲート形電界効果トランジスタのゲ
ートを、複数のゲート層からなる積層構造とし、かつゲ
ート絶縁膜に接する下部ゲート層の側面を、上部ゲート
層の側面に対して内側に所定量後退させたことを特徴と
する半導体装置。In a semiconductor device having an insulated gate field effect transistor, the gate of the insulated gate field effect transistor has a stacked structure consisting of a plurality of gate layers, and the side surface of the lower gate layer in contact with the gate insulating film is connected to the upper gate layer. A semiconductor device characterized in that it is recessed inward by a predetermined amount with respect to a side surface.