JPS6277717A - Metric operating system - Google Patents

Abstract

PURPOSE:To realize the simplicity of a decoder by subtracting an overflow preventing constant of a state metric from a branch metric corresponding to a reception signal and outputting the result in using a Viterbi decoder so as to execute the most likelihood path selection and the state metric revision while using a metric operation system. CONSTITUTION:Input signals 101, 102 based on a convolution signal for a coding rate and a restricting length and a value (s) from na normalized value generating circuit C are inputted to a branch metric operation circuit B. A correlation arithmetic unit in the circuit B operates the signals 101, 102 and 0, 1 for the four combination signals to calculates branch metric signals 71-74, the result is inputted to an ACS circuit and a new state metric is established by parallel processing. On the other hand, the normalized value generating circuit C always supervises the state metric signal and outputs the maximum metric value as the normalized signal (s) and the overflow of the state metric is blocked by subtracting the value from the output of each correlation arithmetic unit and the ACS circuit is made definite and the metric operation with high speed is attained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメトリック演算方式に関し、特にビタビ（Ｖｉ
　ｔｅｒｂｊ　）復号装置のメトリック演算方式に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a metric calculation method, and in particular to a metric calculation method,
terbj) relates to a metric calculation method of a decoding device.

〔従来の技術〕[Conventional technology]

ディジタル伝送路における伝送誤りを減らす方法の一つ
に、情報を畳込み符号化して伝送しビタビ復号装置で復
号する方法がある。One method for reducing transmission errors in digital transmission paths is to convolutionally encode information, transmit it, and decode it with a Viterbi decoding device.

ビタビ腹号装置は、拘束長にの畳込み符号について考慮
すべき２に一１個の４に態のそれぞれについて現在の状
態メ）　ＩＪソック記憶しており、受信信号の１符号語
入力ごとに取り得る各校の枝メトリックを計算し、これ
ら枝メトリックと現在の状態メトリックとから各状態ご
とに新しい状態メトリックを計算して状態メ）　ＩＪソ
ック記憶内容を更新するＯ 状態メ）　ＩＪソック計算を並列に行い高速化をはかる
ために、枝メ）　ＩＪソック算−１路で受信した符号語
に対応する枝メトリックをすべての枝について計算し、
各駄態メ）　ＩＪソックそれぞれを記憶している２に一
１個の加算比較選択（ａｄｄ、ｓ　ｃｏｍｐａｒｅ　＊
５ｅｌｅｃｔ　）回路（ＡＣ８回路と略記する）のそれ
ぞれで、その状態に移る可能性のある各校のそれぞれの
枝メ）　ＩＪソックその枝の始点の現在の状態メトリッ
クに加算して新しい状態メトリックの候補値を計算し、
各候補値を比較し、最大値を示す枝を選択して最尤パス
を選択し、この最大値を新しい状態メ）　ＩＪソックし
てこの値で記憶内容を更新するというメトリック演算方
式がよく用いられる。The Viterbi abdominal coder stores the current state of each of the 2 to 1 four states that should be considered for the convolutional code in the constraint length, and stores the current state information for each of the four states that should be considered for convolutional codes in the constraint length. Calculate the branch metric for each possible school, calculate a new state metric for each state from these branch metrics and the current state metric, and update the IJ sock memory contents. In order to speed up the process in parallel, the branch metrics corresponding to the codewords received in the IJ sock calculation-1 route are calculated for all branches,
Addition and comparison selection (add, s compare *
In each of the 5elect) circuits (abbreviated as AC8 circuits), each branch of each school that may move to that state, the IJ sock is added to the current state metric of the starting point of that branch to create a new state metric candidate. calculate the value,
A commonly used metric calculation method is to compare each candidate value, select the branch showing the maximum value, select the maximum likelihood path, and update the memory contents with this value by using this maximum value as a new state mem- ber. It will be done.

状態メトリックは符号語の入力するごとく増大していく
量であり、適切な正規化を行いＡＣ８回路の状態メトリ
ック記憶レジスタがオーバーフローしないようにする必
要がある。The state metric is a quantity that increases as code words are input, and appropriate normalization must be performed to prevent the state metric storage register of the AC8 circuit from overflowing.

かかるメトリック演算方式においては、畳込み符号の拘
束長の増大とともにＡＣ８回路の個数が指数関数的に増
加し回路規模が増大するので、回路規模の減少が一般的
な諌題となっている。In such a metric calculation method, as the constraint length of the convolutional code increases, the number of AC8 circuits increases exponentially and the circuit scale increases, so a reduction in the circuit scale is a common problem.

〔発明が解決１〜ようとする問題点〕 従来のかかるメ）　ＩＪソック算方式は、各ＡＣ８回路
で記憶している状態メトリックから定められた値を減算
して正規化を行っでいだので、ＡＣ８回路と同数の減算
器を要し回路規模が増大するという欠点があり、またこ
の減算器の動作時間に制約されて全体の動作が遅くなる
という欠点がある。[Problems to be solved by the invention 1] The conventional IJ sock calculation method was able to perform normalization by subtracting a predetermined value from the state metric stored in each AC8 circuit. , it requires the same number of subtracters as the AC8 circuit, which increases the circuit scale, and it also has the disadvantage that the operation time of the subtracters slows down the overall operation.

本発明の目的は、上記の欠虞を解決して回路規模が小さ
く、かつ高速で動作するメトリック演算方式を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned deficiencies and provide a metric calculation method that has a small circuit scale and operates at high speed.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のメトリック演算方式は、枝メトリック演算手段
と１、前記枝メトリック演舞手段の出力により、最尤バ
スを選択し、保持する状態メ）　Ｑツクを更新する状態
メトリック演算手段とを具備するビタビ復号装置のメ）
　ＩＪソック算方式において、前記枝メトリック演算回
路は、受信信号に対応する枝メトリックから、前記状態
メトリックのオーバーフローを防ぐために定められた値
を減η°して出力する減算手段を備えて構成される。The metric calculation method of the present invention includes a branch metric calculation means and a state metric calculation means for selecting and holding a maximum likelihood bus based on the output of the branch metric performance means. decoding device)
In the IJ sock calculation method, the branch metric calculation circuit is configured to include subtraction means for subtracting a value η° determined to prevent overflow of the state metric from the branch metric corresponding to the received signal and outputting the result. .

〔実施例〕〔Example〕

以下実施例を示す図面を参照して本発明について詳細に
説明する。The present invention will be described in detail below with reference to drawings showing embodiments.

第１図は、本発明のメトリック演算方式の一実施例を示
すブロック図である。第２図・第３図は第１図における
枝メトリック演算回路Ｂ・ＡＣ８回路Ａ１の詳細を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of the metric calculation method of the present invention. 2 and 3 are block diagrams showing details of the branch metric calculation circuit B and AC8 circuit A1 in FIG. 1.

第１図に示す実施例は、符号化率１／２、拘束長７の畳
込み符号を３ビット量子比軟判定する場合に用いられる
ものであり、入力信号１０１＠１０２と正規化信号Ｓと
を入力し枝メトリック２１〜Ｚ４を出力する枝メトリッ
ク演算回路Ｂと、枝メトリックＺ１〜Ｚ４のうち二つと
状態メトリックｒ１〜ｒ６４のうち二つとを入力し状態
メトリックｒｉ（ｉは１〜６４の整数）を出力する６４
（＝２’４）個のＡＣ８回路Ａｉと、状態メ）　ＩＪソ
ック１〜ｒ６４を入力し正規化信号Ｓを出力する正規化
値発生回路Ｃとを具備して構成されている。The embodiment shown in FIG. 1 is used when performing a 3-bit quantum ratio soft decision on a convolutional code with a coding rate of 1/2 and a constraint length of 7. A branch metric arithmetic circuit B inputs and outputs branch metrics 21 to Z4, and inputs two of the branch metrics Z1 to Z4 and two of the state metrics r1 to r64 to calculate the state metric ri (i is an integer from 1 to 64). ) to output 64
It is configured to include (=2'4) AC8 circuits Ai and a normalized value generating circuit C which inputs IJ sockets 1 to r64 and outputs a normalized signal S.

枝メ）　ＩＪツク演算回路Ｂは、入力信号１０１＠１０
２を入力する４個の相関演算器１１〜１４と、相関演算
器１１−１２・１３または１４の出力から正規往信号Ｓ
を減算し枝メ）　ＩＪソック１・Ｚ２・Ｚ３またはＺ４
を出力する４個の減算器２１〜２４とを備えて構成され
ている。branch) IJtsu calculation circuit B receives input signal 101@10
2, and the output of the correlation calculators 11-12, 13 or 14.
Subtract and branch) IJ sock 1, Z2, Z3 or Z4
, and four subtractors 21 to 24 that output .

ＡＣ８回路Ａ１は、状態メ）　ＩＪソック１またはｒ３
３に枝メトリックＺ１またはＺ４を加算する２個の加算
器３１・３２と、加算器３１出力と加算器３２出力とを
大小比較し比較結果を出力する比較器３３と、比較器３
３出力により加算器３１・３２出力のうち大きい方を選
択して出力する選択器３４と、選択器３４出力を記憶保
持し保持内容を状態メトリックｒ１として出力するレジ
スタ３５とを備えて構成されている。ＡＣ８回路回路−
Ａ６４も、入出力信号の参照符号が異なることを除きＡ
Ｃ８回路Ａ１と同じ構成である。AC8 circuit A1 is state me) IJ sock 1 or r3
two adders 31 and 32 that add the branch metric Z1 or Z4 to 3; a comparator 33 that compares the output of the adder 31 and the output of the adder 32 and outputs a comparison result;
The selector 34 selects and outputs the larger one of the outputs of the adders 31 and 32 based on three outputs, and the register 35 stores and holds the output of the selector 34 and outputs the retained contents as the state metric r1. There is. AC8 circuit circuit-
A64 is also the same as A64 except that the reference numbers of the input and output signals are different.
It has the same configuration as the C8 circuit A1.

第１図に示す実施例の動作について説明する。The operation of the embodiment shown in FIG. 1 will be explained.

枝メ）　ＩＪツク演算回路Ｂには、符号化率１／２．３
ビット量子比軟判定であることから、１符号語が受信さ
れるごとに、３ビツトの入力信号１０１・１０２が入力
する。（送出された）符号語は（０、０）・（０，１）
・（１，０）・（１，１）のいずれかであるから、入力
信号１０１・１０２に対応する枝メトリックも全部で四
つしかない。相関演算器１１は、入力信号１０１・１０
２と信号（０，０）の相関演算をして一つの枝メ）　Ｉ
Ｊソック計算する。(branch) IJT calculation circuit B has a coding rate of 1/2.3.
Since it is a bit quantum ratio soft decision, 3-bit input signals 101 and 102 are input every time one code word is received. The code word (sent) is (0, 0)/(0, 1)
・(1,0)・(1,1), so there are only four branch metrics in total corresponding to the input signals 101 and 102. The correlation calculator 11 receives input signals 101 and 10.
2 and the signal (0,0) to create one branch) I
Calculate J sock.

相関演算器１２−１３・１４も同様に入力信号１０１・
１０２と信号（０，１）・（１，０）・（１，１）の相
関演算をして残り三つの枝メ）　ＩＪラックそれぞれを
計算する。これら四つの枝メトリックは減算器２１〜２
４で正規化信号Ｓだけ負側にシフトされて枝メトリック
Ｚ１〜Ｚ４となる。このシフトの前後で四つの枝メ）　
ＩＪラック相互間の差は変化しない（最尤判定には差の
みが意味をもつ）。Correlation calculators 12-13 and 14 similarly receive input signals 101 and 101.
102 and the signals (0, 1), (1, 0), and (1, 1) to calculate each of the remaining three branches (IJ racks). These four branch metrics are subtracted by subtractors 21 to 2.
4, the normalized signal S is shifted to the negative side, resulting in branch metrics Z1 to Z4. Four branches before and after this shift)
The difference between the IJ racks does not change (only the difference has meaning for maximum likelihood determination).

さて符号化率１／２、拘束長７の場合状態ｉは二本の枝
を出して状態（２ｉ−１）または状態２１に移る（ただ
１２演算２ｉ−１，２ｉは６４を法とする演算である）
。この関係に対応してＡＣ８回路Ａｉの出力である状態
メ）　ＩＪツクｒｉがＡＣ８回路回路ｒ−１とＡＣ８回
路Ａ！　とに入力される。すなわち二側をあげると状態
メトリックｒ１・ｒ３３がＡＣ８回路Ａ１とＡＣ８回路
Ａ２とに入力する。また状態１・３３から状態１に移る
各枝メトリックは枝メトリックＺ１・Ｚ４であり、状態
１・３３から状態Ｓ２に移る各校の枝メトリックは枝メ
トリックＺ４・Ｚｌであるという関係からＡＣ８回路Ａ
１・Ａ２に枝メトリックＺ１・Ｚ４を入力する。このよ
うにして、ＡＣ８回路回路−Ａ６４のそれぞれおよび枝
メ）　ＩＪツク演算回路Ｂの相互間が第１図に図示する
ように接続される。Now, when the coding rate is 1/2 and the constraint length is 7, state i produces two branches and moves to state (2i-1) or state 21 (only 12 operations 2i-1 and 2i are operations modulo 64). )
. Corresponding to this relationship, the output of the AC8 circuit Ai is the state me) IJtsukri is the AC8 circuit r-1 and the AC8 circuit A! is input. That is, on the second side, state metrics r1 and r33 are input to AC8 circuit A1 and AC8 circuit A2. In addition, the branch metrics of each school moving from state 1 and 33 to state 1 are branch metrics Z1 and Z4, and the branch metrics of each school moving from state 1 and 33 to state S2 are branch metrics Z4 and Zl, so AC8 circuit A
Input the branch metrics Z1 and Z4 in 1 and A2. In this way, each of the AC8 circuits A64 and the branch IJ calculation circuits B are connected to each other as shown in FIG.

ＡＣ８回路Ａ１では、枝メトリックＺ１・Ｚ４が入力す
ると加算器３１・３２で（すでに入力している現在の）
状態メ）　ＩＪツクｒ１・ｒ３３に加算して新しい状態
メ）　ＩＪツクｒ１の候補値を計算する。In AC8 circuit A1, when branch metrics Z1 and Z4 are input, adders 31 and 32 (current ones that have already been input)
State me) Add to IJ track r1 and r33 to create a new state.) Calculate candidate value for IJ track r1.

両候補値は比較器３３で大小比較される。大きい方の候
補値が選択器３４を介してレジスタ３５に入力し、レジ
スタ３５はこの値に更新され、新しい状態メトリックｒ
１が出力する。選択された方に対応する枝、たとえば加
算器３２出力が選択されたときは状態３３から状態１に
移る枝が状態１に到る最尤パスとして選択されたことに
なる。ＡＣ８Ｃ８回路−２〜Ａ６４Ｃ８回路Ａ１の上記
動作と同様な動作を並列に行い新しい状態メトリックｒ
２〜ｒ６４を出力する。Both candidate values are compared in magnitude by a comparator 33. The larger candidate value is input to the register 35 via the selector 34, the register 35 is updated to this value, and the new state metric r
1 outputs. When the branch corresponding to the selected one, for example, the output of the adder 32, is selected, the branch moving from state 33 to state 1 is selected as the maximum likelihood path to state 1. The same operation as the above operation of AC8C8 circuit-2 to A64C8 circuit A1 is performed in parallel to create a new state metric r.
Outputs 2 to r64.

正規化値発生回路Ｃは状態メトリックｒ１〜ｒ６４を監
視しており、そのうちの最大の状態メトリックが一定値
（これをＭｒとする）を超えるとその最大値を正規化信
号Ｓとして出力し、その他のときは値１０″を出力する
。The normalized value generation circuit C monitors the state metrics r1 to r64, and when the largest state metric exceeds a certain value (this is Mr), it outputs the maximum value as the normalized signal S, and other When , the value 10'' is output.

さて、枝メトリックそのもの（減算器２１〜２４でシフ
トする以前の枝メ）　ＩＪラックは符号語に対応したあ
る範囲内にある（その最大値をＭｚとする）。正規化信
号Ｓが値１０１のとき、状態メ）　ＩＪツクｒ１〜ｒ６
４はＭｒ以下であり、枝メトリックＺ１〜Ｚ４はＭｚ以
下であるから、状態メトリックｒ１〜ｒ６４の一つと枝
メトリックＺ１〜Ｚ４の一つとの和であるレジスタ３５
人力は（Ｍｒ＋Ｍｓ）以下である。正規化信号Ｓが値１
０１でないときは状態メ）　ＩＪツクｒ１〜ｒ６４は正
規化信号Ｓ以下であり、枝メトリックＺ１〜Ｚ４は（Ｍ
ｚ−（正規化信号Ｓの値））以下であるからレジスタ３
５人力はＭｚ以下である。レジスタ３５を（Ｍｒ＋Ｍｚ
）でオーツ（−フローしないようにすれば、いかなると
きもオーバーフローしない。Now, the branch metric itself (the branch metric before being shifted by the subtractors 21 to 24) The IJ rack is within a certain range corresponding to the code word (its maximum value is Mz). When the normalized signal S has a value of 101, the state me)
4 is less than or equal to Mr, and the branch metrics Z1 to Z4 are less than or equal to Mz, so the register 35 is the sum of one of the state metrics r1 to r64 and one of the branch metrics Z1 to Z4.
The human power is less than (Mr+Ms). Normalized signal S has value 1
If it is not 01, the state me) IJ tests r1 to r64 are less than the normalized signal S, and the branch metrics Z1 to Z4 are (M
Since it is less than z-(value of normalized signal S), register 3
The power of 5 people is less than Mz. Register 35 (Mr+Mz
) and oats (-), it will never overflow.

なお正規化には上記した方法のほかに種々の方法がある
。正規化信号として最小の状態メトリツりを用いる方法
や一定値を用いる方法もある。各演算サイクルごとに一
定値を減算する方法をとれば正規化値発生回路Ｃは不要
であり、この場合正規化信号Ｓの値は固定値とする。Note that there are various methods for normalization in addition to the methods described above. There is also a method of using the minimum state metric as the normalization signal and a method of using a constant value. If a method of subtracting a constant value every calculation cycle is used, the normalized value generating circuit C is not necessary, and in this case, the value of the normalized signal S is set to a fixed value.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明したように本発明のメトリック演算方式
は、正規化のための減算器の個数が一つの符号語に対応
する枝メトリックの数だけで済み、従来必要としたＡＣ
８回路と同数の個数より通常はるかに少くてよい（符号
化率１／２、拘束長７の場合従来の個数６４に対し本発
明の場合の個数４）から回路規模を小さくできるという
効果があり、また枝メトリック演算回路の１サモ時間は
ＡＣ８回路の１サモ ので正規化のための減算器の動作時間が全体の動作時間
を制約しないので高速動作ができるという効果がある。As explained in detail above, the metric calculation method of the present invention requires only the number of subtracters for normalization of branch metrics corresponding to one code word, and the AC
This has the effect of reducing the circuit scale, since the number of circuits is usually much smaller than the same number as 8 circuits (in the case of a coding rate of 1/2 and a constraint length of 7, the number of circuits is 4 in the case of the present invention, compared to 64 in the conventional case). , since one summation time of the branch metric arithmetic circuit is one summation time of the AC8 circuit, the operation time of the subtracter for normalization does not limit the overall operation time, so there is an effect that high-speed operation is possible.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明のメトリック演算方式の−実流側を示
すブロック図、 第２図・第３図は、第１図における枝メ）　ＩＪツク演
演舞１路路Ｂ＠ＡＣ８路Ａ１の詳細を示すブロック図で
ある。 Ａ１〜Ａ６４・・・・・・ＡＣ８回路、Ｂ・・・・・・
枝メトリック演算回路、Ｃ・・・・・・正規化値発生回
路、１１〜１４・・・・・・相関演算器、２１〜２４・
・・・・・減算器。 １０１・１０２：入力信号　　と１〜とぎ４二状態メト
ワツＺ７１〜Ｚ４　ニオ支／トソック　　　　　−６：
　正規イヒ子ト号ト Ｖｌ、　　″“”パ°““” ［第２図 第３図FIG. 1 is a block diagram showing the -actual flow side of the metric calculation method of the present invention, and FIGS. 2 and 3 are branch diagrams of FIG. 1. It is a block diagram showing details. A1 to A64... AC8 circuit, B...
Branch metric calculation circuit, C... Normalization value generation circuit, 11-14... Correlation calculation unit, 21-24.
...Subtractor. 101/102: Input signal To1 to Togi 4 two-state Metowatsu Z71 to Z4 Nio support/Tosok -6:
Regular Ihikoto Vl, """Pa°""" [Fig. 2, Fig. 3

Claims (1)

【特許請求の範囲】 枝メトリック演算手段と、前記枝メトリック演算手段の
出力により、最尤パスを選択し、保持する状態メトリッ
クを更新する状態メトリック演算手段とを具備するビタ
ビ復号装置のメトリック演算方式において、 前記枝メトリック演算手段は、受信信号に対応する枝メ
トリックから、前記状態メトリックのオーバーフローを
防ぐために定められた値を減算して出力する減算手段を
備えることを特徴とするメトリック演算方式。[Scope of Claims] A metric calculation method for a Viterbi decoding device comprising a branch metric calculation means and a state metric calculation means for selecting a maximum likelihood path and updating a retained state metric based on the output of the branch metric calculation means. A metric calculation method, characterized in that the branch metric calculation means includes a subtraction unit that subtracts and outputs a value determined to prevent overflow of the state metric from the branch metric corresponding to the received signal.