JPS6273674A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6273674A JPS6273674A JP21233785A JP21233785A JPS6273674A JP S6273674 A JPS6273674 A JP S6273674A JP 21233785 A JP21233785 A JP 21233785A JP 21233785 A JP21233785 A JP 21233785A JP S6273674 A JPS6273674 A JP S6273674A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- gaas
- doped
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、n型AtGaAs /G a A S ヘテ
ロ接合を用いる選択ドープヘテロ接合型FETQn型不
純物に係り1%に、超薄膜能動l−に好適な半導体装置
に関する。
ロ接合を用いる選択ドープヘテロ接合型FETQn型不
純物に係り1%に、超薄膜能動l−に好適な半導体装置
に関する。
近年、MBE(分子線エピタキシー)技術。
MOCVD (有機金属熱分解法)等の超高精度の結晶
成長技術の発達によシ、砒化ガリウム(GaAs)/ア
ルミニウム砒化ガリウム(AtGaAs)’に利用した
超高速デバイス(例えば特開昭55−132074)が
実現されつつある。GaAs/AtGaAs には良
好な絶縁材料がみつけられていないために、金属と化合
物半導体とのショットキー接合が各種の4界効果型トラ
ンジスタ(FET)のゲート構造に使われている。
成長技術の発達によシ、砒化ガリウム(GaAs)/ア
ルミニウム砒化ガリウム(AtGaAs)’に利用した
超高速デバイス(例えば特開昭55−132074)が
実現されつつある。GaAs/AtGaAs には良
好な絶縁材料がみつけられていないために、金属と化合
物半導体とのショットキー接合が各種の4界効果型トラ
ンジスタ(FET)のゲート構造に使われている。
たとえば第1図に選択ドープヘテロ接合型FETの断面
図を示す。10は半絶縁性GaAs基板、11はアンド
ープGaAs、12はスペーサと呼ばれるアンドープ(
不純物を故意には含まず結果的に10″cm−,”程度
のn一層になることが多い)A/、GaAB層で膜厚を
eとすると通常60人程度である。13はn型A/Ga
As層で14はn型GaAs/mである。AtGaAs
412. 13の膜厚合計idとすると通常500人
程程度ある。
図を示す。10は半絶縁性GaAs基板、11はアンド
ープGaAs、12はスペーサと呼ばれるアンドープ(
不純物を故意には含まず結果的に10″cm−,”程度
のn一層になることが多い)A/、GaAB層で膜厚を
eとすると通常60人程度である。13はn型A/Ga
As層で14はn型GaAs/mである。AtGaAs
412. 13の膜厚合計idとすると通常500人
程程度ある。
31はエンハンスメント型FET (l綱値′亀圧V口
〜0. I V )のゲート金属であり、30はデプレ
ション型FET (閾値電圧Vab〜0.8 V ;ゲ
ートぼ圧Va=OVでチーヤネルが囲いている)のゲー
ト金4である。簡単な1謹からn型AAGaAs層のド
ーピングレベルをNDとするトl(II直亀圧V。
〜0. I V )のゲート金属であり、30はデプレ
ション型FET (閾値電圧Vab〜0.8 V ;ゲ
ートぼ圧Va=OVでチーヤネルが囲いている)のゲー
ト金4である。簡単な1謹からn型AAGaAs層のド
ーピングレベルをNDとするトl(II直亀圧V。
は
と主要項は1きくだすことができる。
ここでφhはゲートメタルとAtGaAsとのショット
キーバリア高感、ΔEeはGaAsllとAtGaAs
12との伝導帯バンド端の不連続の大きさを表わし、q
は単位′醒荷%6はA jG a A sの誘′11を
率である。この峰なFETt高性能化する場合。
キーバリア高感、ΔEeはGaAsllとAtGaAs
12との伝導帯バンド端の不連続の大きさを表わし、q
は単位′醒荷%6はA jG a A sの誘′11を
率である。この峰なFETt高性能化する場合。
最も簡単な方法はn型AtGa A s Jf4 d
−eの膜厚を薄くすることであ夛最も効果的な方法であ
る。
−eの膜厚を薄くすることであ夛最も効果的な方法であ
る。
ところが1回路構成上の制約から、エンハンスメント型
FETのi−@電圧Vthは正でありがっ0に近いこと
が峡も望まれる。通常は0. I Vに設定されており
、この値は閾値電圧のバランキ度合の考慮してきめられ
ている。ところがV□を一定にしたままで膜厚di薄く
すると(II)より明らかな様にドーピングレベルND
kあげる必要があり峡大ドーピング量No がn型A
tGaAs H厚d、−eのではn型ドーパントとし
て8ifi(用いるのが主流でl)?)、 NO=7X
10”m−” fj4jf6ツ7?。
FETのi−@電圧Vthは正でありがっ0に近いこと
が峡も望まれる。通常は0. I Vに設定されており
、この値は閾値電圧のバランキ度合の考慮してきめられ
ている。ところがV□を一定にしたままで膜厚di薄く
すると(II)より明らかな様にドーピングレベルND
kあげる必要があり峡大ドーピング量No がn型A
tGaAs H厚d、−eのではn型ドーパントとし
て8ifi(用いるのが主流でl)?)、 NO=7X
10”m−” fj4jf6ツ7?。
即ち、 Vth〜0. I Vテhルタメ(/Cバー
(d −e)〜120人であった。
(d −e)〜120人であった。
一方、各種゛電界効果型トランジスタの五極管領域のソ
ース番ドレイン成流I 4mmはゲート電圧Vg、l+
’帽直電圧VDを用いて I4”=W−K(Va Vth)” ・・・
・・・(2)と表わすことができる。但し、Wはトラン
ジスタのゲート幅である。トランジスタ性能の良さを与
える一つの目安はKの値で表わすことができる。
ース番ドレイン成流I 4mmはゲート電圧Vg、l+
’帽直電圧VDを用いて I4”=W−K(Va Vth)” ・・・
・・・(2)と表わすことができる。但し、Wはトラン
ジスタのゲート幅である。トランジスタ性能の良さを与
える一つの目安はKの値で表わすことができる。
即ち一般的にはKの値が大きい程良いデバイスと言える
。通常のFETの性能向上には、モ司物をドープされた
能@1−汲びそれに準ずる!−)の膜厚を薄くすること
が最も効果的である。即ちs S ilに:n型不純物
として用いる限り最低膜厚は100人前後となる。
。通常のFETの性能向上には、モ司物をドープされた
能@1−汲びそれに準ずる!−)の膜厚を薄くすること
が最も効果的である。即ちs S ilに:n型不純物
として用いる限り最低膜厚は100人前後となる。
一方No≧I X 10” ryn−”の高姥度領域で
は、良好なショットキー特性が得らnにくくなる欠点が
生じていた。即ちエンハンスメント型1!□E T’に
おいては、ゲート電圧を正、に印加した場合低い電圧か
らゲートリーク直流が生じ、トランジスタ特性を下げる
主要因となってきた。一方デブレジョン型FETの場合
、ゲート耐圧が充分確保できず。
は、良好なショットキー特性が得らnにくくなる欠点が
生じていた。即ちエンハンスメント型1!□E T’に
おいては、ゲート電圧を正、に印加した場合低い電圧か
らゲートリーク直流が生じ、トランジスタ特性を下げる
主要因となってきた。一方デブレジョン型FETの場合
、ゲート耐圧が充分確保できず。
完全にピンチオンしなくなってしまうという欠点が生じ
ていた。
ていた。
このことはGaAsMESFETの場ばにおいても事情
は全く同じである。即ち、トランジスタ特性を向上させ
ようとしてチャンネル;」の膜ノlを薄くすると、トラ
ンジスタ:¥注は同上するがゲート金属のショットキー
特性が劣化し1回路全構成した場合、論理振幅が小さく
なり回路設計マージンが小さくなってしまうという欠点
が生じていた。
は全く同じである。即ち、トランジスタ特性を向上させ
ようとしてチャンネル;」の膜ノlを薄くすると、トラ
ンジスタ:¥注は同上するがゲート金属のショットキー
特性が劣化し1回路全構成した場合、論理振幅が小さく
なり回路設計マージンが小さくなってしまうという欠点
が生じていた。
即ち現状のn型不純物であるSi金用いる限り、能動層
膜厚は300A前後が下限であり、FETt高性能化す
るための制限となっていた。
膜厚は300A前後が下限であり、FETt高性能化す
るための制限となっていた。
本発明の目的は、Snをドープした層とゲート金属の間
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層(セ・くレーション層と呼ぶ)を挿
入することで、ゲートリーク4流を低減し、このセパレ
ーション層の膜厚を変えることでエンノ・ンスメント型
FET、!:デプレション型FETt−同一基板に形成
できる新しいゲート構造を提供することにある。
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層(セ・くレーション層と呼ぶ)を挿
入することで、ゲートリーク4流を低減し、このセパレ
ーション層の膜厚を変えることでエンノ・ンスメント型
FET、!:デプレション型FETt−同一基板に形成
できる新しいゲート構造を提供することにある。
本発明の基本的な原理を先ず説明する。各種のFETに
おいてn型にドープされたチャンネル層或いはチャンネ
ル層に準じる半導体層が存在するとき、不純物を故意に
は含有しないか、或いはわずかにドープされた半導体層
(セパレーション層と以後呼ぶ)全挿入してショットキ
ー接合全形成する金属金ゲー)電極に用いた場合、セパ
レーション1−の膜厚をかえることで、 FETのla
l′li!電圧Vth(またはピンチオフ4圧Vp)I
r変化させることができる。
おいてn型にドープされたチャンネル層或いはチャンネ
ル層に準じる半導体層が存在するとき、不純物を故意に
は含有しないか、或いはわずかにドープされた半導体層
(セパレーション層と以後呼ぶ)全挿入してショットキ
ー接合全形成する金属金ゲー)電極に用いた場合、セパ
レーション1−の膜厚をかえることで、 FETのla
l′li!電圧Vth(またはピンチオフ4圧Vp)I
r変化させることができる。
この原理に基づいて、エンハンスメント型FET(E
FET:Vtb)O)とデプレション型FET(D
F E T :V =h< 0 ) ’el’l −
基&上VC形t、fる。
FET:Vtb)O)とデプレション型FET(D
F E T :V =h< 0 ) ’el’l −
基&上VC形t、fる。
まず、通常のnチャンネルMESFET(メタル・セミ
コンダクタ[株]フィールド・エフェクトφトランジス
タ: Metal 8emicormduetor F
ield[ffect Transistor)に本発
明全実施した例を第2図を用いて定置的に説明した後n
チャンネル選択ドープヘテロ接合型(セレクテイプリー
ドープト・ヘテロストラクチュア: 5elect、1
velypoped 1ieterostruetut
e) F ETに実施した例を第3図金柑いて説明する
。
コンダクタ[株]フィールド・エフェクトφトランジス
タ: Metal 8emicormduetor F
ield[ffect Transistor)に本発
明全実施した例を第2図を用いて定置的に説明した後n
チャンネル選択ドープヘテロ接合型(セレクテイプリー
ドープト・ヘテロストラクチュア: 5elect、1
velypoped 1ieterostruetut
e) F ETに実施した例を第3図金柑いて説明する
。
第2図は本発明のGaA1 MESFET(7) E
−F’B’rとD−FETが同一基板に形成された場合
の断面構造図?示したものである。10は半絶縁性Ga
As基板、11はp−型のアンドープGaAs (〜1
0” tyn−”程度のドーピングレベル)。
−F’B’rとD−FETが同一基板に形成された場合
の断面構造図?示したものである。10は半絶縁性Ga
As基板、11はp−型のアンドープGaAs (〜1
0” tyn−”程度のドーピングレベル)。
15はn型チャンネルを形成するn型GaAs層であり
膜厚idとしドーピングレベルk N oとする。
膜厚idとしドーピングレベルk N oとする。
16はアンドープ(又はn〜かp−のわずかにドープさ
れた)GaAsまたはAtx Gal −! ksit
lで膜厚k CI とする。17はアンドープ(または
n−かp−のわずかにドープされた)GaA8またはA
t*Ga+−tAs層で膜厚をC2C1とする。
れた)GaAsまたはAtx Gal −! ksit
lで膜厚k CI とする。17はアンドープ(または
n−かp−のわずかにドープされた)GaA8またはA
t*Ga+−tAs層で膜厚をC2C1とする。
31はエンハンスメント型FETのゲート金属電極、3
0はデプレション型FETのゲート金属電極を示す。3
2,33.34は各々オーミックなソース・ドレイン電
極である。
0はデプレション型FETのゲート金属電極を示す。3
2,33.34は各々オーミックなソース・ドレイン電
極である。
アンドープQ a A s Ifi 11の影響を無視
するとE −Ii” E TとD−FETの問直電圧V
tya、 V?Dは各々 と蓄き表すことができる。ここに、VBはビルトインポ
テンシャル、qは単位電荷、εばGaA3の静的a電率
である。ただし。式(3)、 (4)はアンドープ!1
16.17各層のドーピングレベルがチャンネル−15
のドーピングレベルに比較して無視できる程少ない場合
の式である。また、16.17はチャンネル7115と
同じ()aAsの場合の式である。アンドープ層16,
17の一方或いは両方がAtx Gat −X Asに
代った場合の式も式(3)、 (4)と同種の式を導く
ことができる。(3)、 (4)式からあきらかな様に
、ドーピング層15(チャンネル層)のドーピングレベ
ルNo、膜厚di一定にした状態でセパレーション層(
アンドープrl)16.17の膜厚Cm 、C2’jc
適当に選ぶことでVth金制御することができる。
するとE −Ii” E TとD−FETの問直電圧V
tya、 V?Dは各々 と蓄き表すことができる。ここに、VBはビルトインポ
テンシャル、qは単位電荷、εばGaA3の静的a電率
である。ただし。式(3)、 (4)はアンドープ!1
16.17各層のドーピングレベルがチャンネル−15
のドーピングレベルに比較して無視できる程少ない場合
の式である。また、16.17はチャンネル7115と
同じ()aAsの場合の式である。アンドープ層16,
17の一方或いは両方がAtx Gat −X Asに
代った場合の式も式(3)、 (4)と同種の式を導く
ことができる。(3)、 (4)式からあきらかな様に
、ドーピング層15(チャンネル層)のドーピングレベ
ルNo、膜厚di一定にした状態でセパレーション層(
アンドープrl)16.17の膜厚Cm 、C2’jc
適当に選ぶことでVth金制御することができる。
この様にドーピング1−の膜厚、ドーピングレベルを一
定にしておき、ゼバレーショ74の膜厚を変化させるこ
とでE −F E TとD−FETを同一基板に作成で
き、実際のFET試作には極めて有効である。即ち、か
かるゲート4造?採用すれば。
定にしておき、ゼバレーショ74の膜厚を変化させるこ
とでE −F E TとD−FETを同一基板に作成で
き、実際のFET試作には極めて有効である。即ち、か
かるゲート4造?採用すれば。
チャンネル1−の膜厚を薄くすることでトランジスタ性
能を向上させ、更にショットキー特性の劣化も防ぐこと
ができ更にE−FE’rとD−I’ETt同一基板に形
成することができる。
能を向上させ、更にショットキー特性の劣化も防ぐこと
ができ更にE−FE’rとD−I’ETt同一基板に形
成することができる。
次にnチャンネル選択ドープヘテロ接合型PETに本発
明のゲート構造を適用した場合の効果を。
明のゲート構造を適用した場合の効果を。
第3図′ft、、を目いて説明する。10.11は、第
2図と同じP4である。12はスペーサl−と呼ばれる
アンドープkL* Gaf −! Al!ノーであシ、
混晶比Xは通常0.3以上に選ばれている。13はn型
ドーピング!−でAt、 Ga、 −、Asからなり、
混晶比yは0.10から0.20程度に選ばれている。
2図と同じP4である。12はスペーサl−と呼ばれる
アンドープkL* Gaf −! Al!ノーであシ、
混晶比Xは通常0.3以上に選ばれている。13はn型
ドーピング!−でAt、 Ga、 −、Asからなり、
混晶比yは0.10から0.20程度に選ばれている。
18はセパレーション層でS D I!J厚CIのアン
ドープ(もしくは弱くドーグされたn−、又はp−型に
なる)Atl G al −s As (0≦2≦1)
ノーで、ifi、19もセパレーション層で膜厚C2C
iの通常アンドープ(もしくは弱くドープされたn−、
又はp−型0)GaA8でろる。31はE−PETのゲ
ート電極1夕に、30i1:D−FETのゲート’rv
iメpルで31.32.33は各々ソース・ドレイン金
属でおる。
ドープ(もしくは弱くドーグされたn−、又はp−型に
なる)Atl G al −s As (0≦2≦1)
ノーで、ifi、19もセパレーション層で膜厚C2C
iの通常アンドープ(もしくは弱くドープされたn−、
又はp−型0)GaA8でろる。31はE−PETのゲ
ート電極1夕に、30i1:D−FETのゲート’rv
iメpルで31.32.33は各々ソース・ドレイン金
属でおる。
簡単のため、セパレーションrd18,19.n型ドー
ピング層13.スペーサ層12のAA混晶比Xは同一の
x = 0.3であると仮定すると、基板のアンドープ
ノー11の効果は通常無視できるので、E−FETとD
−FETのr4値V ts ’+ V toは各間、 ・・・・・・(5) ・・・・・・(6) と書き表すことができる。
ピング層13.スペーサ層12のAA混晶比Xは同一の
x = 0.3であると仮定すると、基板のアンドープ
ノー11の効果は通常無視できるので、E−FETとD
−FETのr4値V ts ’+ V toは各間、 ・・・・・・(5) ・・・・・・(6) と書き表すことができる。
記号は式(II)と共通している部分もある。
即ち、この式からもあきらかな様に、セ・くレーション
層の膜厚CI、C*を適当に選ぶことでE−FETとD
−FEI同−基板に実現でき、更に良好なショットキー
接合を有するゲート電原e形成できるので回路構成上重
要となる論理部幅も大きくとることができる。
層の膜厚CI、C*を適当に選ぶことでE−FETとD
−FEI同−基板に実現でき、更に良好なショットキー
接合を有するゲート電原e形成できるので回路構成上重
要となる論理部幅も大きくとることができる。
特に、セパレーション層を第3図の様に2ノー構造(I
I8,19)とし1選択エツチングが可能な構造として
おけば(たとえば” 8’t AtG a A 8層1
9をGaAs/1!1)正確にセパレーション層の膜厚
を制御することができる。
I8,19)とし1選択エツチングが可能な構造として
おけば(たとえば” 8’t AtG a A 8層1
9をGaAs/1!1)正確にセパレーション層の膜厚
を制御することができる。
従来、MBE法ではGaAs、AtGaAs へのn型
不純物としてシリコン(8i)、 スズ(Sn)を用い
ていた。しかし、通常、Snはエピタキシャル表面のS
n譲度が高くなるため、ショットキー特性を劣化させや
すくなシ、従来、セパレーション層を有しない通常のn
チャンネルGaAsMESFET/選択ドープヘテロ接
合型F’ETでは。
不純物としてシリコン(8i)、 スズ(Sn)を用い
ていた。しかし、通常、Snはエピタキシャル表面のS
n譲度が高くなるため、ショットキー特性を劣化させや
すくなシ、従来、セパレーション層を有しない通常のn
チャンネルGaAsMESFET/選択ドープヘテロ接
合型F’ETでは。
n型不純物としてはSiを用いるのが通例であった。
しかしながら、SnはSiにくらべて、GaAsfAt
GaAs へのドーピング最大量が一桁近く多いことが
知られている〔例えば”半導体超格子の物理と応用”9
.121日本物理学会偏培gL館1984年〕。
GaAs へのドーピング最大量が一桁近く多いことが
知られている〔例えば”半導体超格子の物理と応用”9
.121日本物理学会偏培gL館1984年〕。
又1本発明に関係するFETの様にセパレーション層を
有する場合%Snのエピタキシャル表面への析出は問題
にならなくなる。
有する場合%Snのエピタキシャル表面への析出は問題
にならなくなる。
即ち、セパレーション1−の存在により、ゲートメタル
に直接接触するn型半導体層の能動層は非常におさえら
れスペーサ一層の存在のためssnがへテロ接合界面に
まで析出することはなく、移動層の劣化を起こすことは
ない。
に直接接触するn型半導体層の能動層は非常におさえら
れスペーサ一層の存在のためssnがへテロ接合界面に
まで析出することはなく、移動層の劣化を起こすことは
ない。
又、本発明のnチャンネルFET’に他のpチャンネル
FETと同一基板に形成し、相補正FETを作ることも
可能である。
FETと同一基板に形成し、相補正FETを作ることも
可能である。
〔発明の実施例〕
以下、本発明を実施例を通して更に詳しく説明する。
実施例1
第4図(a)〜(e)に、二次元電子ガスをチャンネル
I−に用いるいわゆる選択ドープヘテロ接合構造のFE
Tに本発明を実施した場合の実施工程を示す。
I−に用いるいわゆる選択ドープヘテロ接合構造のFE
Tに本発明を実施した場合の実施工程を示す。
半絶縁性Q a A S基板10上にMBE法金用いて
。
。
p −(−5X 10” z−”)GaAs層11i1
μm成長する。続いてn−型アンドープktz G a
+−xAs(通常Xは0.3以上に選ばれている)層1
2を60人成長させた。続いてgnfn型不純物として
5 X 10” cm−”含むn型At、 Gat−、
As (通常yは0.05から0.20の範囲で使われ
ている)層13’に30人成長させ、セパレーション層
としてアンドープn−型Atl Ga1−i As (
通常z f′i0.3程度で用いている)層18を60
人成長させた。
μm成長する。続いてn−型アンドープktz G a
+−xAs(通常Xは0.3以上に選ばれている)層1
2を60人成長させた。続いてgnfn型不純物として
5 X 10” cm−”含むn型At、 Gat−、
As (通常yは0.05から0.20の範囲で使われ
ている)層13’に30人成長させ、セパレーション層
としてアンドープn−型Atl Ga1−i As (
通常z f′i0.3程度で用いている)層18を60
人成長させた。
さらに、アンドープロー型GaAs I脅19t−10
0人成長させ1表面保護の目的で5iOz40e200
0人CVD法?用いて形成した(第4図a)。
0人成長させ1表面保護の目的で5iOz40e200
0人CVD法?用いて形成した(第4図a)。
次にメサエッチングで素子間分離を行なった後。
アンドーフ、セパレーション層18.19iエツチング
で除去し、ホトマスクを用いてソース拳ドレイン′鑞極
(AuGe/Ni/Au:900人/150人/200
0A)32,33.34を形成した(第4図b)。
で除去し、ホトマスクを用いてソース拳ドレイン′鑞極
(AuGe/Ni/Au:900人/150人/200
0A)32,33.34を形成した(第4図b)。
E−FETのゲート電標全形成する目的で、アンドープ
GaAs I’m 19 k CC1t Fx /He
混合ガスで選択的にエツチングし、セパレーション層1
8に’/ヨ7トキー*極としてT i /P t /A
u (II000人1500人/2000人)を形成
した(第4図C)。
GaAs I’m 19 k CC1t Fx /He
混合ガスで選択的にエツチングし、セパレーション層1
8に’/ヨ7トキー*極としてT i /P t /A
u (II000人1500人/2000人)を形成
した(第4図C)。
続いてD−FETのゲートtd極?アンドープGaAs
I*に形成する工程全行なった(第4図d)。
I*に形成する工程全行なった(第4図d)。
この場合もゲート金属としてはTi/Pt/Auを用い
た。この様にして同一基板上にE−FET(今の場合閾
1直亀圧V1は0.18Vであった)とD−FET(今
)場合1m fi [圧は−0,72Vで6つた。)を
形成することができた。
た。この様にして同一基板上にE−FET(今の場合閾
1直亀圧V1は0.18Vであった)とD−FET(今
)場合1m fi [圧は−0,72Vで6つた。)を
形成することができた。
本発明では、従来法(従来、B/D FET構成は、ド
ーピングされた層の膜厚12えることで実現されてきた
)の主要な欠点でめった高ドープ層に直接ゲート金属を
接合させることによシ生ずるゲート4極特性の劣化を克
服することができた。
ーピングされた層の膜厚12えることで実現されてきた
)の主要な欠点でめった高ドープ層に直接ゲート金属を
接合させることによシ生ずるゲート4極特性の劣化を克
服することができた。
更に% 8”kドープしたことで、従来AtGaAs膜
厚が300人程程度あったものが150人まで薄くする
ことができた。その結果第(2)式に示すKの直は、ゲ
ート長1μmレベルで従来3.5mA/■2程度でめっ
たものが7.0mA/V”まで大きくすることができた
。
厚が300人程程度あったものが150人まで薄くする
ことができた。その結果第(2)式に示すKの直は、ゲ
ート長1μmレベルで従来3.5mA/■2程度でめっ
たものが7.0mA/V”まで大きくすることができた
。
また1本実施例ではD−FETのセパレーション層18
,19のうち% 19の半導体層をn型にドープしても
よい(第4図e19’)。n型にドープすることでショ
ットキー特性は悪くなるが、D−FETの場合、回路的
にピンチオフしないで用いる場合は問題ない。
,19のうち% 19の半導体層をn型にドープしても
よい(第4図e19’)。n型にドープすることでショ
ットキー特性は悪くなるが、D−FETの場合、回路的
にピンチオフしないで用いる場合は問題ない。
実施例2
GaAs Mg8FETに本発明を適用した場合の実施
例を第5図a −dに示す。
例を第5図a −dに示す。
半絶縁性GaAs基板10上にMBE法を用いて、アン
ドープGaA3層を2μm成長後3nを4×L O”
an−”ドープしたn型GaAs層15i30人成長し
、次にS i f 10” cm−”程度ドープしたn
−型AtQal −、A s (x−0,3程度)層1
6を100A成長させ、さらにS 5 fJ:10”
cm−”程度ドープしたn−GaAs 層17′f、1
00人成長させた(第5図a)。次に、E−FETe形
成する領域k CCl2 Fz /Heの混合ガスを用
い選択エツチング法でセパレーション層のGaAs層1
71を除去する(同図b)。さらにエツチングダメージ
を40005分間の加熱で除去後、全面に、高耐熱金属
でらるvVsi51(タングステン会シリサイド)i3
000人で形成した(第5図b)。続いて。
ドープGaA3層を2μm成長後3nを4×L O”
an−”ドープしたn型GaAs層15i30人成長し
、次にS i f 10” cm−”程度ドープしたn
−型AtQal −、A s (x−0,3程度)層1
6を100A成長させ、さらにS 5 fJ:10”
cm−”程度ドープしたn−GaAs 層17′f、1
00人成長させた(第5図a)。次に、E−FETe形
成する領域k CCl2 Fz /Heの混合ガスを用
い選択エツチング法でセパレーション層のGaAs層1
71を除去する(同図b)。さらにエツチングダメージ
を40005分間の加熱で除去後、全面に、高耐熱金属
でらるvVsi51(タングステン会シリサイド)i3
000人で形成した(第5図b)。続いて。
ドライエツチングとフォトリングラフイーを用いてゲー
ト1を甑部分のW8i (51,51’ )を残して、
他のWSi金除去した。その後500人のS ioz
kcVD法で被着t&8 i 52i50 keVの加
速エネルギー、ドース量3X10”□1でイオン注入し
た。注入後850CR5秒間のランプアニールを行ない
注入Si原子53i活性化した(第5図C)。続いて8
fOzの必要部公金エツチングで除去し、ソース・ドレ
イン金属(、%uQe/Ni/Au) 32.33.3
4 を蒸着し、4001:”3分間のアロイ全行ないソ
ース番ドレインtffle形成した。
ト1を甑部分のW8i (51,51’ )を残して、
他のWSi金除去した。その後500人のS ioz
kcVD法で被着t&8 i 52i50 keVの加
速エネルギー、ドース量3X10”□1でイオン注入し
た。注入後850CR5秒間のランプアニールを行ない
注入Si原子53i活性化した(第5図C)。続いて8
fOzの必要部公金エツチングで除去し、ソース・ドレ
イン金属(、%uQe/Ni/Au) 32.33.3
4 を蒸着し、4001:”3分間のアロイ全行ないソ
ース番ドレインtffle形成した。
この櫟にBn2ドープした能動1mk用いることで13
0人まで薄くすることができ1本発明のゲート構造を用
いることで、ゲートリーク′辺流はE−FETでゲート
tヒ圧V o −1゜IVまでほとんど無視できる程度
となりD−FETについてはGaA3本来のンヨントキ
ーバリア高さ0.8Vに近い値までゲートリーク電流は
激減し、逆方向耐圧もセパレーション層がない場合の0
.8vかうs、。
0人まで薄くすることができ1本発明のゲート構造を用
いることで、ゲートリーク′辺流はE−FETでゲート
tヒ圧V o −1゜IVまでほとんど無視できる程度
となりD−FETについてはGaA3本来のンヨントキ
ーバリア高さ0.8Vに近い値までゲートリーク電流は
激減し、逆方向耐圧もセパレーション層がない場合の0
.8vかうs、。
Vまで向上した。
本実施例では、セパレーションr416の上部に形成す
る半導体層17にはn−半導体f4’を用いたが、これ
は必ずしもn一層である必要はない。即ち1通常の10
”’m−”程度ンCドーピング?施された半導体層でも
さしつかえない。
る半導体層17にはn−半導体f4’を用いたが、これ
は必ずしもn一層である必要はない。即ち1通常の10
”’m−”程度ンCドーピング?施された半導体層でも
さしつかえない。
又、本発明のゲート溝造と、能動ノーにSnを用いるn
チャンネルFETは、他のpチャンネルFETC2次元
正孔ガスを用いる選択ドープヘテロ接合型FET、実施
例2でn型能動層15の代υにJ3eを4X10”cm
−’ 官有するp型層にかえるpチャンネルGaAs
MESli’ET等〕と同一基板に形成してコンプリ
メンタリFETt形成する場合にも有効である。又、上
記実地例では、チャンネル層の厚み、ドーピングレベル
は特定の範囲のもののみを示したが、様様な応用分野に
よってこれをかえることは無論さしつかえない。
チャンネルFETは、他のpチャンネルFETC2次元
正孔ガスを用いる選択ドープヘテロ接合型FET、実施
例2でn型能動層15の代υにJ3eを4X10”cm
−’ 官有するp型層にかえるpチャンネルGaAs
MESli’ET等〕と同一基板に形成してコンプリ
メンタリFETt形成する場合にも有効である。又、上
記実地例では、チャンネル層の厚み、ドーピングレベル
は特定の範囲のもののみを示したが、様様な応用分野に
よってこれをかえることは無論さしつかえない。
本発明によれば、ゲート、jJ:極とSn不袖物?ドー
プされたチャンネル[−の間にアンドープまたは僅かに
ドープされた半導体1m (セパレーション1−)全挿
入したゲートや4造にし、セパレーション層の膜厚?変
えることで、エンハンスメント型F 、E Tとデブレ
ーション型FET1作り分けるために。
プされたチャンネル[−の間にアンドープまたは僅かに
ドープされた半導体1m (セパレーション1−)全挿
入したゲートや4造にし、セパレーション層の膜厚?変
えることで、エンハンスメント型F 、E Tとデブレ
ーション型FET1作り分けるために。
(II)能動1−(及びそれに準ずる智)ヲきわめて薄
くすることが可hヒとなり、従来のFET!+f性の約
2倍もの電流?とることが可叱になった。
くすることが可hヒとなり、従来のFET!+f性の約
2倍もの電流?とることが可叱になった。
(2) ゲートリークィ流の少ない、扁理振幅を大き
くとれるエンハンスメント型PET (E−FHT)を
形成でき、かつ (3) ゲート耐圧の浸れたテブレーション型FET
(D−Ii’ET)を形成できる。
くとれるエンハンスメント型PET (E−FHT)を
形成でき、かつ (3) ゲート耐圧の浸れたテブレーション型FET
(D−Ii’ET)を形成できる。
上記の効果によりきわめて攪れたE−FET/D−FE
Tを同一基板内に形成でき、E−FETとD−FgTの
両方を用いる回路構成に特に優れた寄与をする。
Tを同一基板内に形成でき、E−FETとD−FgTの
両方を用いる回路構成に特に優れた寄与をする。
第1図は、従来型選択ドープヘテロ接合型FETのV?
面図、第2図、第3図は1本発明のME8FE’I’と
選択ドープヘテロ接合型FgTの断面図、第4図は、本
発明?選択ドープヘテロ接合型FETに実施した場合の
一例を示す工程図、第5図は1本発明をGaAsMES
FETに実施した場合の一例を示す工程図。 10・・・半絶縁性GaAs基板、11・・・アンドー
グGaAsIS、12−・・アンドープA tx G
a r −t A 3層。
面図、第2図、第3図は1本発明のME8FE’I’と
選択ドープヘテロ接合型FgTの断面図、第4図は、本
発明?選択ドープヘテロ接合型FETに実施した場合の
一例を示す工程図、第5図は1本発明をGaAsMES
FETに実施した場合の一例を示す工程図。 10・・・半絶縁性GaAs基板、11・・・アンドー
グGaAsIS、12−・・アンドープA tx G
a r −t A 3層。
Claims (1)
- 【特許請求の範囲】 1、スズ(Sn)をドーピングされたGaAs(又はA
l_xGa_1_−_xAs)層(能動層またはそれに
準ずる層)とその能動層中の担体或いは能動層近傍に生
じる担体を制御するゲート電極との間に不純物を故意に
はドープしないか、或いは能動層またはそれに準ずる層
のドーピングレベル以下の不純物をドープした半導体層
(セパレーシヨン層と呼ぶ)を形成する三層構造におい
て、同一基板内にセパレーシヨン層の膜厚を変えること
で異なるピンチオフ電圧または閾値電圧を有する少なく
とも二種類以上の三層構造を有してなることを特徴とす
る半導体装置。 2、前記第1項において、電子親和力の強い不純物を故
意には含まないか、或いはわずかに不純物をドープされ
たGaAs層( I )上に電子親和力の弱い不純物をド
ープされたAl_xGa_1_−_xAs層(II)が形
成され、さらに、膜厚の異なる不純物を故意には含まな
いか、或いはわずかに不純物をドープした少なくとも2
つ以上の半導体層(III)(セパレーシヨン層)が同一
基板内に形成され、上記セパレーシヨン層上にゲート電
極を有することを特徴とする半導体装置。 3、前記第2項において、一つはAl_yGa_1_−
_yAsに直接ゲート電極が形成され、他方は Al_yGa_1_−_yAs上のGaAsにゲート電
極が形成されることを特徴とする半導体装置。 4、前記第1項において、SnをドーピングしたGaA
s層上に二層構造からなるセパレーシヨン層(S1、S
2と名づける)を有する構造において、一つはS1に直
接ゲート電極が形成され、他方はS1上のS2に直接ゲ
ート電極が形成されることを特徴とする半導体装置。 5、前記第4項において、S1がAlGaAs、S2が
GaAsであることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6273674A true JPS6273674A (ja) | 1987-04-04 |
JPH0793322B2 JPH0793322B2 (ja) | 1995-10-09 |
Family
ID=16620866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60212337A Expired - Lifetime JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793322B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210747A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
US5789767A (en) * | 1992-03-12 | 1998-08-04 | Fujitsu Limited | Compound semiconductor device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
JPS5363985A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1985
- 1985-09-27 JP JP60212337A patent/JPH0793322B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
JPS5363985A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210747A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
US5789767A (en) * | 1992-03-12 | 1998-08-04 | Fujitsu Limited | Compound semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0793322B2 (ja) | 1995-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20220173235A1 (en) | Breakdown Resistant HEMT Substrate and Device | |
JP2581355B2 (ja) | Pチャンネル・デバイス用の異方型n+ゲートをもつ相補型ヘテロ接合電界効果トランジスタ | |
US8779438B2 (en) | Field-effect transistor with nitride semiconductor and method for fabricating the same | |
US6914273B2 (en) | GaN-type enhancement MOSFET using hetero structure | |
US5831296A (en) | Semiconductor device | |
EP0130676B1 (en) | Semiconductor device having a hetero junction | |
KR920010584B1 (ko) | 반도체 장치 | |
US5192698A (en) | Making staggered complementary heterostructure FET | |
EP0080714A2 (en) | Hetero-junction semiconductor device | |
US4866491A (en) | Heterojunction field effect transistor having gate threshold voltage capability | |
JPH023937A (ja) | 電界効果型トランジスタ | |
JPS6273674A (ja) | 半導体装置 | |
WO2022051932A1 (en) | Semiconductor device structures and methods of manufacturing the same | |
US4837605A (en) | Indium-phosphide hetero-MIS-gate field effect transistor | |
JPS61168965A (ja) | 半導体装置 | |
JPH0817232B2 (ja) | ヘテロ接合電界効果トランジスタ | |
KR102382347B1 (ko) | 고전자 이동도 트랜지스터 및 이의 제조 방법 | |
US20220376038A1 (en) | Semiconductor device structures and methods of manufacturing the same | |
US20240162338A1 (en) | Semiconductor Device with a Changeable Polarization Direction | |
JPS61171170A (ja) | 半導体装置 | |
EP0278110B1 (en) | Heterojunction field effect transistor | |
JP2658898B2 (ja) | 電界効果トランジスタ | |
JPH02229438A (ja) | 電界効果トランジスタ | |
JPS6112081A (ja) | 半導体装置 | |
JP2004296518A (ja) | 半導体装置 |