JPS6273493A - Image output controller - Google Patents
Image output controllerInfo
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- JPS6273493A JPS6273493A JP21021185A JP21021185A JPS6273493A JP S6273493 A JPS6273493 A JP S6273493A JP 21021185 A JP21021185 A JP 21021185A JP 21021185 A JP21021185 A JP 21021185A JP S6273493 A JPS6273493 A JP S6273493A
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- Japan
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- image output
- signal
- address
- control section
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- Prior art date
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- Pending
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野〕
不発明はイメージ出力制御装置、′#にダイナミックR
AMによるイメージメそりのリフレッシュ制御にI関す
るものである。[Detailed Description of the Invention] (Industrial Application Field) The invention is an image output control device, a dynamic R
This relates to the refresh control of image memory by AM.
(従来の技術)
第3図は従来のイメージ出力制御装置のブロック図でh
9.44図ニ、−奴的なダイナミックRAMの制御を表
すタイムチャートである。(Prior art) Figure 3 is a block diagram of a conventional image output control device.
Figure 9.44 is a time chart showing the control of the dynamic RAM.
以下に、第3図と男4図を使用して従来のり一ド・ライ
ト制御及びリフレッシュ制御について説明する。The conventional glued write control and refresh control will be explained below using FIGS. 3 and 4.
中央処理制御部(以下CPUと略す)1からのり一ド・
ライト要求信号人が出されると、アービタ回wrIOは
、リフレッシュ制御部3とイメージ出力側@部5からの
メモリのアクセス要求lぎ号B。From the central processing control unit (hereinafter abbreviated as CPU) 1,
When a write request signal is issued, the arbiter time wrIO receives a memory access request signal B from the refresh control section 3 and the image output side @ section 5.
Cとリード※ライト要Xm号人との排他処理tする。こ
の結果そのリード・ライト要求が受付けられると、アー
ビタ回路10は、要求に対する応答giすDを出力する
。リード・ライト制御部7は応答18号りを受けて、リ
ード会ライトのタイミング信号H,J、Kを出力する。Perform exclusive processing with C and read/write required person number Xm. As a result, when the read/write request is accepted, the arbiter circuit 10 outputs a response to the request. In response to response No. 18, the read/write control section 7 outputs timing signals H, J, and K for reading and writing.
その際OPU 1からのアドレス情報は、アドレスカウ
ンタ回路2金介して、アドレスバスGに与えられる。ア
ドレスデコード回路9は、そのアドレス情報をデコード
して、イメージメモリ8に対してロウアドレスMとカラ
ムアドレスNt−与える。At this time, address information from OPU 1 is applied to address bus G via address counter circuit 2. The address decode circuit 9 decodes the address information and provides the image memory 8 with a row address M and a column address Nt-.
Jは凡人S信号(Row人ddress 5elect
) 、 Kは0AS1言号(Oolumn Addre
sa 5elect)、で61゜それぞれの信号が出力
された時にRλMチップのロウアドレスM及びカラムア
ドレスNが選択されて几AM全アクセスする。HはWF
、信号(WriteEnable)でろジ、このば号に
よりリードとライトが切り分けられ、データPのリード
会ライトを行つ。J is ordinary person S signal (Row person address 5 select
), K is 0AS1 word (Oolumn Addre
When the signals of 61° and 61° are output, the row address M and the column address N of the RλM chip are selected and the AM is fully accessed. H is WF
, a signal (WriteEnable), read and write are separated by this number, and data P is read and written.
す7レツシユ制御部3は、内部にタイマ金持2ていて、
ある一定の周期で、リフレッシュ要求信号Bを出力する
。7. The retrieval control unit 3 has a timer 2 internally,
A refresh request signal B is output at a certain period.
アービタ回路10により排lt!!感理され、リフレッ
シュ要求信号Bが受は付けられると、アービタ回路10
は応答信号Eを出力する。Eliminated by the arbiter circuit 10! ! When the refresh request signal B is accepted, the arbiter circuit 10
outputs a response signal E.
リード舎ライト制御部7は、応答信号Eを受けて、リフ
レッシュのタイミング信号Jを出力する。The read signal control unit 7 receives the response signal E and outputs a refresh timing signal J.
その際、リフレッシュ制御部3たらのアドレス情報は、
アドレスカウンタ回路4を介して、アドレスバスGに与
えられ、アドレスデコード回路9により、ロウアドレス
MとカラムアドレスNにデコードされるが、RA8倍号
JによりロウアドレスNのみ選択されて、RAM′(f
−アクセスして、リフレッシュを行う。At that time, the address information of the refresh control unit 3 is
It is applied to the address bus G via the address counter circuit 4, and is decoded by the address decoding circuit 9 into a row address M and a column address N. However, only the row address N is selected by the RA8 multiplier J, and the RAM' ( f
-Access and refresh.
一般的には、このRAS信号とロウアドレスの選択によ
りリフレッシュ制御全行なっている。例えばロウアドレ
スが1ビツトの開会には、7ビツトで生成されるすべて
のアドレス、即ち256アドレスのリフレッシュ’に6
る一定の時間内に行う必要がある。その際のアドレス制
御は、アドレスカウンタ4により連続的に行なわれる。Generally, all refresh control is performed by selecting this RAS signal and row address. For example, when opening a row address with 1 bit, all addresses generated with 7 bits, that is, 256 addresses are refreshed with 6 bits.
must be done within a certain amount of time. Address control at this time is performed continuously by the address counter 4.
イメージ出力制御部5の読出しのタイミングは。What is the reading timing of the image output control section 5?
OPUのリードのタイミングと同じでるるか、読出しの
アドレスが連続している点が異なっている。The timing is the same as the OPU read timing, or the difference is that the read addresses are consecutive.
(発明が解決しよりとする問題点)
最近、イメージ出力装置itは、より高速な装置が開始
されておりイメージメモリから出力装置へのd出しをよ
り高速に行つ必要が生じている。(Problems to be Solved by the Invention) Recently, faster image output devices have been introduced, and it has become necessary to output data from the image memory to the output device at a higher speed.
この間」を解決するためには、データ読出し時に、読出
すデータ盪′f、噌やす方法があるが、ある一定の時間
ごとにリフレッシュサイクルが入るため、必然的にd出
し速度には限界がlaり、データを増やすために回路全
増やさなければならずコストも増えるという欠点がある
。In order to solve this problem, there is a method of slowing down the data to be read when reading data, but since a refresh cycle occurs every certain period of time, there is inevitably a limit to the readout speed. However, in order to increase the amount of data, all the circuits must be increased, which increases the cost.
本発明は、上記の問題点′It解決するものであって簡
単な回路傳成でイメージメモリからイメージ出力装置へ
のデータ読出しをよす高速に行なえるような、イメージ
出力制御装置全提供する事を目的とするものである。The present invention solves the above problems by providing an image output control device that can read data from an image memory to an image output device at high speed with a simple circuit design. The purpose is to
(問題点を解決するための手段)
本発明のイメージ出力制御装置は、イメージ出力装置に
転送するデータを展開するダイナミックBλMによるイ
メージメモリと、イメージ出力制御装置の全般を制御す
る中央処理制御部と、イメージメモリのリフレッシュの
制御を行うリフレッシュ制御部と、イメージメモリから
イメージ出力装置へのデータの出力の制御をするイメー
ジ出力部]御部と、前記中央処理制御部、リフレッシュ
制御部、イメージ出力制御部のそれぞれに対応したアド
レスカウンタと、イメージメモリのり一ド・ライトの制
御を行うリー)−″φライト制御部と2有していて、I
J 7レツシユ制御部とイメージ出力制御部とに共通の
アドレスカウンタ回路全使用すると共に、リフレッシュ
?1111@部とイメージ出力?1ilJ m部からの
メモリアクセスの要求信号の切替及び、要求信号に対す
る応答信号の切替全行う切替回路と、イメージ出力制御
部がイメージメモリを続出し中には、d出し中のアドレ
ス空間以外のアドレス空間ラリ7 V ’) V ニー
jるためのタイミングコントロール回路とを備える事に
より構成される。(Means for Solving the Problems) The image output control device of the present invention includes an image memory using a dynamic BλM that develops data to be transferred to the image output device, and a central processing control section that controls the entire image output control device. , a refresh control unit that controls refreshing of the image memory, and an image output unit that controls the output of data from the image memory to the image output device] control unit, the central processing control unit, the refresh control unit, and the image output control unit. It has an address counter corresponding to each section, and a write control section (2)-"φ for controlling the image memory write and write, and an I.
J7 Refresh? 1111@ part and image output? 1ilJ A switching circuit that performs both the switching of the request signal for memory access from the m section and the switching of the response signal to the request signal, and when the image output control section is continuously outputting image memory, an address other than the address space being outputted from the d It is constructed by providing a timing control circuit for space rally 7 V') V knee.
(実施例) 以下図面を参照して本発明の詳細な説明する。(Example) The present invention will be described in detail below with reference to the drawings.
第1図は1本発明の一実施例のイメージ出力制御装置の
構成概要金示すブロック図でるり、第2図は、イメージ
出力制御部のd出し時のタイムチャートであって%説明
の便宜上iif!3図に示し交従来例の装置によるもの
と、本発明の実施例によるものと金並べて示したもので
るる。FIG. 1 is a block diagram showing an outline of the configuration of an image output control device according to an embodiment of the present invention, and FIG. ! Figure 3 shows a conventional device and an embodiment of the present invention, shown side by side.
又、第1図の%部のイテ号が第3図の各部と同一の部分
は、同一の′a能を有するものでめる、不実施例におい
ては、イメージ出力制御s5とリフレッシュ制御部3が
共通のアドレスカウンタ6を使用しており1例えばリフ
レッシュ制御部RるWアドレス7ビツトで行う場合は、
その下位7ビツトが共通部分である。In addition, the parts with the same item numbers in the % part in FIG. 1 as the respective parts in FIG. 3 are those having the same functions. uses a common address counter 6 and 1, for example, when performing with 7 bits of the W address in the refresh control section R,
The lower 7 bits are the common part.
本装置において、イメージ出力制御部5からリード要求
1百号Cが出ると、切替回路12を介して。In this apparatus, when a read request No. 100C is issued from the image output control section 5, the read request is sent via the switching circuit 12.
アービタ回wr10により排他処理され、応答1g号Q
が出力される。切替IgIl!?)12は、応答信号Q
を受けて、イメージ出力制御部5が出力制御を終了する
までは、リフレッシュ制御部3からの要求信号をアービ
タ回@10に出力しないようにし、イメージ出力制御部
5からの要求信号0のみを出力し、又要求信号B、Oに
対する応答信号I!f、P i切替える回路である。Exclusive processing is performed by arbiter wr10, response 1g Q
is output. Switch IgIl! ? )12 is the response signal Q
In response to this, the request signal from the refresh control section 3 is not output to the arbiter circuit @10 until the image output control section 5 finishes the output control, and only the request signal 0 from the image output control section 5 is output. Also, the response signal I! to the request signals B and O! This is a circuit that switches between f and P i.
応答信号Qt−受は次切替回路12は、イメージ出力制
御部5の要求信号Cに対すゐ応答信号Fを出力する。リ
ード・ライト制御回路7は、応答僅号Ft受けて、RA
8倍号J、O人S悟号Kを出力する。The response signal Qt-reception switching circuit 12 outputs a response signal F in response to the request signal C of the image output control section 5. In response to the response Ft, the read/write control circuit 7 outputs the RA
Output 8x J, Ojin S Gogo K.
その際のアドレスは、共通のアドレスカウンタ回路6を
介してアドレスバスGに与えられ、アドバ
倍中止よV選択され、データLが読出される。The address at that time is applied to the address bus G via the common address counter circuit 6, V is selected to stop the ad multiplication, and data L is read out.
この時、0人SgI号タイミングコントロール回路13
により、ajf、出し中のアドレス空間以外のアドレス
玉量にはC人S信号を出力しないようにして、ロウアド
レスの選択による制御を行なえば。At this time, 0 people SgI timing control circuit 13
Therefore, control is performed by selecting the row address by not outputting the C person S signal to the address ball amount other than the address space in progress.
0人S[号が入っていないアドレス空間d +)フレッ
シュされることになる。その曙のアドレスは、共通のア
ドレスカウンタを使用しているので、連続し几アドレス
をリフレッシュすることが可能でりる。0 person S [address space d+ that does not contain a number] will be refreshed. Since the dawn address uses a common address counter, it is possible to continuously refresh the address.
;疋米例と不発明の実施例のタイムチャートを比べする
と、本発明の装置がイメージメモリt−読出し中は、見
かげ上リフレッシュ制御全行なっていないように見える
。; Comparing the time charts of the present example and the non-inventive example, it appears that the apparatus of the present invention does not perform refresh control at all during image memory t-reading.
(兄明の効果)
以上に説明したように、本発明によれば、イメージ、メ
モリとリフレッシュ制御全並行して行うことにより、簡
単な回路構成で、イメージメモリからイメージ出力装置
へのデータの読出しをより高速に行なえるという効果が
ある。(Advantageous effect) As described above, according to the present invention, by performing image, memory, and refresh control in parallel, data can be read from the image memory to the image output device with a simple circuit configuration. This has the effect of allowing the process to be performed faster.
第1図は、本発明のイメージ出力制御装置のブロック図
、第2図は1本発明のイメージ出力制御装置と従来の装
置のタイミングチャート図、第3図は、従来のイメージ
出力制御装置のブロック図。
第4図は、ダイナミック几AMのり一ド・ライト?+7
!I御を表すタイミングチャート図である。
1・・・中央処理制御部(OPU)
2.4.6・・・アドレスカウンタ回路 ′3・・・
す7レツシ工制御部
5・・・イメージ出力制御部
7・・・リード・ライト制御回路
8・・・イメージメモリ
9・・・アドレスデコード回路
10・・・アービタ回路
11・・・イメージ出力装置
12・・・切替回路FIG. 1 is a block diagram of an image output control device of the present invention, FIG. 2 is a timing chart diagram of the image output control device of the present invention and a conventional device, and FIG. 3 is a block diagram of a conventional image output control device. figure. Figure 4 shows dynamic AM glued light? +7
! It is a timing chart figure showing I control. 1... Central processing control unit (OPU) 2.4.6... Address counter circuit '3...
7 Retrieval control unit 5...Image output control unit 7...Read/write control circuit 8...Image memory 9...Address decoding circuit 10...Arbiter circuit 11...Image output device 12 ...switching circuit
Claims (1)
ックRAMによるイメージメモリと、イメージ出力制御
装置の全般を制御する中央処理制御部と、前記イメージ
メモリのリフレッシュの制御を行うリフレッシュ制御部
と、前記イメージメモリからイメージ出力装置へのデー
タの出力の制御をするイメージ出力制御部と、前記中央
処理制御部、リフレッシュ制御部、イメージ出力制御部
のそれぞれに対応したアドレスカウンタと、イメージメ
モリのリード・ライトの制御を行うリード・ライト制御
部とを有するイメージ出力制御装置に於て、前記リフレ
ッシュ制御部とイメージ出力制御部とに共通のアドレス
カウンタ回路を使用すると共に、リフレッシュ制御部と
イメージ出力制御部からのメモリアクセスの要求信号の
切替、及び、要求信号に対する応答信号の切替を行う切
替回路と、イメージ出力制御部がイメージメモリを読出
中には、読出し中のアドレス空間以外のアドレス空間を
リフレッシュするためのタイミングコントロール回路と
を具備したことを特徴とするイメージ出力制御装置。an image memory using a dynamic RAM that expands data to be transferred to the image output device; a central processing control section that controls the overall image output control device; a refresh control section that controls refresh of the image memory; An image output control section that controls the output of data to the image output device, address counters corresponding to each of the central processing control section, refresh control section, and image output control section, and control of read/write of the image memory. In an image output control device having a read/write control section, a common address counter circuit is used for the refresh control section and the image output control section, and memory access from the refresh control section and the image output control section is performed. A switching circuit that switches the request signal and a response signal to the request signal, and a timing control circuit that refreshes address spaces other than the address space that is being read while the image output control unit is reading the image memory. An image output control device characterized by comprising a circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21021185A JPS6273493A (en) | 1985-09-25 | 1985-09-25 | Image output controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21021185A JPS6273493A (en) | 1985-09-25 | 1985-09-25 | Image output controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6273493A true JPS6273493A (en) | 1987-04-04 |
Family
ID=16585627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21021185A Pending JPS6273493A (en) | 1985-09-25 | 1985-09-25 | Image output controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6273493A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02219197A (en) * | 1989-02-20 | 1990-08-31 | Hochiki Corp | Alarm receiver |
-
1985
- 1985-09-25 JP JP21021185A patent/JPS6273493A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02219197A (en) * | 1989-02-20 | 1990-08-31 | Hochiki Corp | Alarm receiver |
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