JPS6272039A - Sequence program debugging device - Google Patents

Abstract

PURPOSE:To shorten greatly the time required for debugging a program by setting an optional bit forcibly regardless of the result of a front stage and establishing execution conditions when a sequence program is debugged. CONSTITUTION:A condition setting memory 2 is used exclusively for reading in response to a signal (c) from a main controller 1. When the program begins to be executed, contents of addresses are read out and read in the main controller through a signal (f). Then, the contents of the same addresses with the data memory of a condition setting memory 2 are outputted to an OR gate 4 with a signal (e). Data from the main controller 1, on the other hand, are also inputted to the OR gate 4 and the result of OR between the contents of the main controller and condition setting memory is written on the data memory. Consequently, when the data are written on the data memory 3. from the main controller 1, the data of OR between the contents of the data memory 3 and the contents of condition setting memory corresponding to the same addresses are written.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はシーケンスコントローラに於ける任意のビット
を強制的にセットすることを可能にしたシーケンスプロ
グラムデバッグ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a sequence program debugging device that makes it possible to forcibly set arbitrary bits in a sequence controller.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

従来、シーケンスプログラムのデバッグは、シーケンス
コントローラ外部に模擬入力のためのスイッチ等を接続
したり、シーケンスコントローラ内の外部入力データ格
納エリアに、外部入力を禁止し、プログラムローダ等を
接続し、任意な入力データを設定した状態でシーケンス
プログラムを実行し、デバッグしていた。Conventionally, sequence program debugging has been carried out by connecting a switch for simulated input outside the sequence controller, prohibiting external input to the external input data storage area within the sequence controller, and connecting a program loader, etc. A sequence program was executed and debugged with input data set.

しかしながら、近年、発電制御用や一般産業用のだめの
シーケンスプログラムの中には、単なる従来のりレージ
−ケンスの置換えから、より大規模で複雑なロジックを
持ったシーケンスプログラムも組まれるようになってき
た。However, in recent years, sequence programs for power generation control and general industry have gone from simply replacing traditional logic sequences to also incorporating sequence programs with larger scale and more complex logic. .

このような大規模で複雑なロジックを持ったシーケンス
プログラムのデバッグでは、プログラムのはじめの部分
は、外部入力や模擬入力によりデバッグできるが、プロ
グラムのステップ数が多くなるにつれて、それらのプロ
グラムをデバッグするための実行条件を成立させるため
には、それまでの各種条件を成立させるために、外部入
力や、内部演算結果をセットしながら行なっていた。When debugging a sequence program with such large scale and complex logic, the beginning of the program can be debugged using external input or simulated input, but as the number of steps in the program increases, it becomes necessary to debug those programs. In order to satisfy the execution conditions for this, external inputs and internal calculation results were set in order to satisfy the various conditions up to that point.

従って、シーケンスプログラムが複雑かつ犬容ｉ　Ｋな
った場合、この動作条件成立のための設定に多大の時間
を必要としていた。Therefore, when a sequence program is complex and has a large size, a large amount of time is required to set up the operating conditions.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、プログラムの実行条件の設定は、その
ステップまでの？ｊ１３に結果に依らず、直接実行条件
を成立させるためのビットを強制的にセットし、シーケ
ンスプログラムの動作条件成立のための各種前条件の設
定を省略することにより、デバッグ時間を短縮すること
を目的とする。The purpose of the present invention is to set the program execution conditions up to that step? The debugging time can be shortened by forcibly setting a bit in j13 to directly establish the execution condition regardless of the result, and omitting the setting of various preconditions for the sequence program's operation condition to be satisfied. purpose.

〔発明の概要〕[Summary of the invention]

本発明は、−巡のプログラムをくりかえし実行するシー
ケンスコントローラに於て、外部入力データと内部演算
用データと外部出力データを格納するデータメモリと同
一の容量を有する条件メモリとを内蔵し、あらかじめ条
件メモリ内の特定のビットをセットすることにより、シ
ーケンスプログラムの実行時に条件メモリに設定したデ
ータのアドレスと同一のアドレスのデータメモリがアク
セスされた時に、現在のデータメモリの内容とは無関係
に、強制的に条件メモリのデ〜りの内容にすることによ
り、前段の演算結果に依らずに任意のビット′！ｉ−″
１”にセットでさることを可能にしたことを特徴とする
。The present invention provides a sequence controller that repeatedly executes a cycle of programs, which has a built-in condition memory having the same capacity as a data memory for storing external input data, internal calculation data, and external output data. By setting a specific bit in the memory, when the data memory at the same address as the data set in the condition memory is accessed during sequence program execution, the command will be forced to be applied regardless of the current data memory contents. By setting the contents of the condition memory automatically, any bit '! i-″
It is characterized by being able to be set to 1".

〔発明の実施例〕[Embodiments of the invention]

第１図は本発明を実現する一実施例のＣ４成例である。 FIG. 1 shows a C4 construction example of one embodiment of the present invention.

１は主制御装置、２は条件設定メモリ、３はデータメモ
リ、４は論理和ゲートでらる。２゜４は本発明を実現す
るに際して従来の７−タンスコントローラに追加したも
のである。各信号ａ〜ｇはそれぞれ以下の制御く使用さ
れる。1 is a main controller, 2 is a condition setting memory, 3 is a data memory, and 4 is an OR gate. 2.4 is added to the conventional 7-tance controller when implementing the present invention. Each of the signals a to g is used under the following control.

主制御装置内のシーケンスプログラムの実行がはじまる
と、データメモリをアクセスするが、通常、ビット操作
を行なうために、一度王制御装置に読み出し、必要なビ
ットを操作した後、再度同じアドレスに書きこむ。When the sequence program in the main controller starts running, the data memory is accessed. Usually, in order to perform bit manipulation, the data is read to the main controller once, the necessary bits are manipulated, and then written to the same address again. .

この動作は以下の手順で行なわれる。なお、シーケンス
プログラムの実行をはじめる前に１条件設定メモリ内に
セットするべき条件に相当するビットに６１″をセット
しておく。This operation is performed in the following steps. Note that, before starting execution of the sequence program, 61'' is set in a bit corresponding to the condition to be set in the 1-condition setting memory.

まず、主制御装置Ｉから信号Ｃにより、条件設定メモリ
２を読み出し専用とする。その麦、プログラムの実行が
はじまると、信号ｄでアドレスを主制御装置１より出力
し、信号すのチップセレクト信号で条件設定メモリとデ
ータメモリが選択され、信号ａＫよりメモリ読み出し信
号として、結局データメモリ中の信号ｄで指定されるア
ドレスの内容が読み出され、信号ｆ全通して主制御装置
に読み込まれる。First, the condition setting memory 2 is made read-only by a signal C from the main controller I. When the execution of the program starts, the address is output from the main controller 1 using the signal d, the condition setting memory and data memory are selected using the chip select signal, and the signal aK is used as a memory read signal. The contents of the address specified by the signal d in the memory are read out, and the entire signal f is read into the main controller.

この時、条件メモリも選択されているため、信号ｄで指
定されるアドレスの内容が信号ｅを通して出力されるが
主制御装置１は読み込まない。なお論理和ゲート４は信
号ａにより出力の禁止を行なうため、データメモリから
の読み出しデータに影響を及ぼさない。At this time, since the condition memory is also selected, the contents of the address specified by the signal d are outputted through the signal e, but the main controller 1 does not read them. Note that since the OR gate 4 inhibits output by the signal a, it does not affect the data read from the data memory.

次に主制御装置では、読み込んだデータの所定のビット
を演算結果に応じて１″又は０”をセットし、再度同じ
アドレスに誓き込むために１信号ｄにアドレス、信号ｆ
にデータメモリに曹き込むためのデータ、信号ａで書き
込み信号を出力し、信号すでチップが選択されデータメ
モリに書き込もうとするが、この時、条件設定メモリも
選択されており、さらに読み出し専用になっているため
、信号ｅに条件設定メモリ２のデータメモリのアドレス
と同一のアドレスの内容が出力され、論理和グー）４に
入力される。一方主制御装置１からのデータも論理和ゲ
ート４に入力されており、さらに信号ａにより論理和ゲ
ート４の出力が許可になるため、結局データメモリには
、主制御装置と条件設定メモリの内容の論理和の結果が
書き込まれる。このような動作をプログラムの実行が終
了するまで続けられる。Next, the main controller sets a predetermined bit of the read data to 1'' or 0'' depending on the calculation result, and sets the address to the 1 signal d and the address to the signal f in order to commit to the same address again.
The data to be written into the data memory is output as a write signal using signal a, and the signal has already been selected and an attempt is made to write to the data memory, but at this time, the condition setting memory has also been selected and is read-only. Therefore, the contents of the same address as the address of the data memory of the condition setting memory 2 are outputted to the signal e, and inputted to the OR gate 4. On the other hand, data from the main controller 1 is also input to the OR gate 4, and the signal a enables the output of the OR gate 4, so the data memory ultimately contains the contents of the main controller and condition setting memory. The result of the logical sum of is written. This operation continues until the execution of the program is completed.

この結果、あらかじめ条件設定メモリ２の所定のビット
をセットしておくこと罠より、主制御装置１よりデータ
メモリ３に書きこむ際データメモリ３と同一のアドレス
に相当する条件設定メモリの内容との論理和のデータが
書きこまれることＫなり前記目的が達成できることにな
る。これらの動作はすべてハードウェアで実行されるた
め、この動作によりリアルタイム性を失なうことはない
。As a result, by setting a predetermined bit in the condition setting memory 2 in advance, when writing from the main controller 1 to the data memory 3, the contents of the condition setting memory corresponding to the same address as the data memory 3 are Since the logical sum data is written, the above purpose can be achieved. All of these operations are performed in hardware, so there is no loss of real-time performance.

又、データメモリと同一容量の条件設定メモリも必要で
あるが、近年ではメモリチップの大容量小形化が進み、
さらに安価になってきており、技術的にもコスト的にも
実現可能である。In addition, a condition setting memory with the same capacity as the data memory is also required, but in recent years memory chips have become larger in capacity and smaller in size.
It is also becoming cheaper and is technically and cost-effective.

〔発明の効果〕〔Effect of the invention〕

以上述べたように、本発明によれば、シーケンスプログ
ラムのデバッグの際、前段の結果に依らずに任意のビッ
トを強制的にセットして実行条件を成立させることが可
能となるため、プログラムのデバッグに費やす時間が大
幅に削減され、かつより完全なプログラムデバッグが可
能となるため、高品質のプログラムを作成できる。As described above, according to the present invention, when debugging a sequence program, it is possible to forcibly set any bit to satisfy the execution condition without depending on the result of the previous stage, so that the execution condition of the program can be satisfied. The time spent on debugging is significantly reduced and program debugging is more complete, allowing you to create higher quality programs.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例のブロック構成図である。 FIG. 1 is a block diagram of an embodiment of the present invention.

Claims (1)

【特許請求の範囲】[Claims] 一巡のプログラムをくりかえし実行するシーケンスコン
トローラに於て、外部入力データと内部演算用データと
外部出力データとを格納するデータメモリと、データメ
モリと同一の容量を有する条件メモリとを内蔵し、あら
かじめ条件メモリ内の特定のビットをセットすることに
より、シーケンスプログラムの実行時に条件メモリに設
定したデータのアドレスと同一のアドレスのデータメモ
リがアクセスされた時に、現在のデータメモリの内容と
は無関係に、強制的に条件メモリのデータの内容にする
ことにより、前段の演算結果に依らずに任意のビットを
“１”にセットできることを可能にしたシーケンスプロ
グラムデバツグ装置。A sequence controller that repeatedly executes one round of programs has a built-in data memory that stores external input data, internal calculation data, and external output data, and a condition memory that has the same capacity as the data memory. By setting a specific bit in the memory, when the data memory at the same address as the data set in the condition memory is accessed during sequence program execution, the command will be forced to be applied regardless of the current data memory contents. A sequence program debugging device that makes it possible to set any bit to "1" without depending on the previous stage calculation result by setting the contents of the data in the condition memory.