JPS6269336A - Transfer system for read data - Google Patents
Transfer system for read dataInfo
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- JPS6269336A JPS6269336A JP60209653A JP20965385A JPS6269336A JP S6269336 A JPS6269336 A JP S6269336A JP 60209653 A JP60209653 A JP 60209653A JP 20965385 A JP20965385 A JP 20965385A JP S6269336 A JPS6269336 A JP S6269336A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主記憶装置におけるデータの転送方式に関し、
特に主記憶装置から演算処理装置へのデータのブロック
転送方式に関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a data transfer method in a main memory device,
In particular, the present invention relates to a data block transfer method from a main storage device to an arithmetic processing unit.
（従来の技術）
演算処理装置へキャッシュメモリを付加して構成した情
報処理装置において、演算処理装置に必要な情報がキャ
ッシュメモリ上に存在しない場合、すなわちキャッシュ
のミスヒラ）ＩＱには主記憶装置から該邑する情報が抗
出さｎる。(Prior art) In an information processing device configured by adding a cache memory to an arithmetic processing unit, if information necessary for the arithmetic processing unit does not exist in the cache memory (in other words, due to a cache error), the IQ is processed from the main memory. The relevant information will be exported.
一般に、これによって絖出さｎる情報は、キャッシュメ
モリのブロックサイズ分にすぎない。Generally, the information generated by this is only the block size of the cache memory.
ここで、キャッシュメモリのブロックサイズｉ１６バイ
トと仮定し、演算処理ＶＣ置と主記憶装置との間のイン
ターフェースのデータ幅を４バイトと仮定すると、ブロ
ック読出し動作においては主記憶装置から演算処理装置
に対して４バイトのデータを連続して４回転送すること
によって１クロツク分のデータが転送さｎる。また、ク
ロック同期式制御の場合には、１６バイトのブロックデ
ータは４クロツク間に転送されることになる。Here, assuming that the block size of the cache memory i is 16 bytes and the data width of the interface between the arithmetic processing VC device and the main storage device is 4 bytes, in a block read operation, data is transferred from the main storage device to the arithmetic processing device. On the other hand, by transferring 4 bytes of data four times in succession, data for one clock is transferred. Furthermore, in the case of clock synchronous control, 16-byte block data is transferred during four clocks.
第３図は、従来技術によるブロック転送を行う主記憶装
置の読出しデータ系を示すブロック図である。第３図に
おいて、読出しデータ系は半導体メモリ素子から成るメ
モリアレイ１０〜１３、読出しデータレジスタ２０〜２
３、読出しデータ選択回路３０．ワード選択制御回路４
０、演算処理装置インターフェース用の絖出しデータレ
ジスタ５０から構成される。FIG. 3 is a block diagram showing a read data system of a main memory device that performs block transfer according to the prior art. In FIG. 3, the read data system includes memory arrays 10 to 13 consisting of semiconductor memory elements, and read data registers 20 to 2.
3. Read data selection circuit 30. Word selection control circuit 4
0, and a start-up data register 50 for an arithmetic processing unit interface.
演算処理装置がキャッシュミスヒツトにより、主記憶装
置に対してブロック読出しを実行したときの動作につい
て説明する。The operation when the arithmetic processing unit executes a block read from the main storage device due to a cache miss will be described.
ブロックデータ内部の転送開始ワードを示すワードアド
レスを信号線１０１上に（ｗｏ、ｗＢ＝（０，０）とし
て与え、ブロック読出し動作を演算処理装置により実行
したと仮定すると、主記憶装置は各メモリアレイの指定
されたアドレスからワードＯ〜３のデータ全格納し、読
出しデータレジスタ２０〜２３に格納する。これと同時
に、ワード選択制御回路４０は演算処理装置により指定
された転送開始ワードアドレス（ＷＯ，Ｗｌ）−（０，
０）全信号線１０１上に入力し、ワード選択信号８Ａｏ
、ＳＡＩをイｇ号線１０２上に発生して読出しデータ
選択回路３０に送出する。信号線１０２上のワード選択
信号ＳＡＯ。Assuming that the word address indicating the transfer start word inside the block data is given on the signal line 101 as (wo, wB=(0,0)) and the block read operation is executed by the arithmetic processing unit, the main storage device All data of words O to 3 are stored from the specified address of the array and stored in the read data registers 20 to 23. At the same time, the word selection control circuit 40 selects the transfer start word address (WO ,Wl)−(0,
0) Input on all signal lines 101, word selection signal 8Ao
, SAI are generated on the Ig line 102 and sent to the read data selection circuit 30. word selection signal SAO on signal line 102;
ＳＡＩは、演算処理装置から指定さ几ｔワードアドレス
の値全初期値とし、以後、１クロツクごとに桁上げなし
の＋１の加算が実行さｎる。The SAI is set to the entire initial value of the word address specified by the arithmetic processing unit, and thereafter, +1 addition without carry is executed every clock.
従って、読出しデータ選択回路３０ではワードＯ→ワー
ド１→ワード２→ワード３のｊ狛に１洸出しデータ全格
納する。読出しデータレジスタ５０４’！、１クロツク
サイクルごとに上記胱邑しデータ全格納し、上記の順序
で演３１処理装置に転送する。Therefore, in the read data selection circuit 30, all of the read data is stored in J cells of word O→word 1→word 2→word 3. Read data register 504'! , all the above-mentioned stored data are stored every clock cycle, and transferred to the processor 31 in the above-mentioned order.
ここで、信吟線１０２上のワード選担浦号ＳＡｏ、ＳＡ
Ｉの変化点から読出しデータレジスタ５０の出力の変化
点までの回路遅延時間と配線遅延時間との合計の最大値
がＴｄであるとき、１クロツクサイクル１ＴｏＬｉｃと
してＴｄ＜ＴｏＬｘの関係が成立する時間範囲では、１
クロツクごとの連続転送が可能である。しかし、Ｔ ｄ
） ＴＯＬＫの関係が成立する範囲では１クロツクご
との連続転送は不可能となる。Here, on the Shingin Line 102, the word senbanura issue SAo, SA
When the maximum value of the sum of the circuit delay time and the wiring delay time from the change point of I to the change point of the output of the read data register 50 is Td, the time for which the relationship Td<ToLx holds true, assuming 1 clock cycle 1ToLic. In the range, 1
Continuous transfer for each clock is possible. However, T d
) Continuous transfer on a clock-by-clock basis is impossible within the range where the TOLK relationship holds true.
いっぽう、近年の情報処理装置におけるクロックサイク
ルについてはシステム性能の同上に対する要求、ならび
に半導体技術の発達による回路遅延時間の収容によって
短、餡の一途にある。On the other hand, clock cycles in recent information processing devices are becoming shorter and shorter due to demands for higher system performance as well as accommodation of circuit delay times due to advances in semiconductor technology.
特に、超大形ならびに大形のシステムにおいては、クロ
ックサイクルの短縮に著しい。Particularly in ultra-large and large-scale systems, the clock cycle can be significantly shortened.
このような状況下において、主記ｉ意装置のメモリアレ
イ周辺に１史用される論理回路の遅延時間は、演算処理
装置で使用される論理回路の遅延時間に比べて一般的に
遅い。従って、クロックサイクルの短縮による転送サイ
クルへの影響が主記憶装置では大きく、ブロック転送１
行うための読出しデータ選択信号パスの遅延時間Ｔｄが
クロックサイクルＴＯＬＫよりも大きくなってブロック
データの連続転送に支障をきたす場合がある。Under such circumstances, the delay time of the logic circuits used around the memory array of the main memory device is generally slower than the delay time of the logic circuits used in the arithmetic processing device. Therefore, the effect of shortening the clock cycle on the transfer cycle is large in the main memory, and block transfer 1
The delay time Td of the read data selection signal path for this purpose may become longer than the clock cycle TOLK, which may interfere with continuous transfer of block data.
；発明が解決しようとする問題点）
上述した従来の読出しデータ転送方式は、転送周期を決
定するクロックサイクルの高速化に追随し嬉いと云う欠
点がある。(Problems to be Solved by the Invention) The above-mentioned conventional read data transfer method has the disadvantage that it cannot keep up with the speeding up of the clock cycle that determines the transfer period.
不発明の目的は、そｎぞれが１ワードのデータ＋１４
？もつｎ個（ｎ：正の整数）のメモリアレイと、ｎ個の
メモリアレイに対応して谷メモリアレイからの読出しデ
ータを保持するｎ個の読出しデータ保持回路とを偏見、
そｎぞれが上記読出しデータ保持回路に保持されている
ｎワードの読出しデータをすべて入力して、それぞｎ連
続する異なつｆｔ−ｍワード（ｍ≦ｎ ） （ｒｎ ：
正の整数）の絖出しデータを選択し、選択された連続す
るｍワードの流出しデータを並列入力して、いったん格
納した後％読出しデータ転送周期ごとに１ワード単位に
シフトし、ｒｎワードの読出しデータに共通なワード選
択信号を発生させることにより上記欠点を除去し、転送
制御の簡単な読出しデータ転送方式を提供することにあ
る。The purpose of non-invention is that each word of data + 14
? n memory arrays (where n is a positive integer) and n read data holding circuits that hold read data from the valley memory arrays corresponding to the n memory arrays,
Each inputs all n words of read data held in the read data holding circuit, and each inputs n consecutive different ft-m words (m≦n) (rn:
Select the starting data (a positive integer), input the selected consecutive m words of outflow data in parallel, store it once, shift it in units of 1 word per % read data transfer cycle, and input the selected consecutive m words of outflow data in parallel. The object of the present invention is to eliminate the above drawbacks by generating a common word selection signal for read data, and to provide a read data transfer system with simple transfer control.
（問題点を解決する友めの手段）
本発明による読出しデータの転送方式はｎ個（ｎ：正の
整数）のメモリアレイと、ｎ個の読出しデータレジスタ
と、ｍ個（ｍ：正の整数。(Friendly Means for Solving Problems) The read data transfer method according to the present invention includes n (n: positive integer) memory arrays, n read data registers, m (m: positive integer) memory arrays, and m (m: positive integer) memory arrays. .
ｍ≦ｎ）のｄ出しデータ選択回路と、読出しデータシフ
トレジスタと、ワード選択制御回路と全具備して構成し
ｔものである。The device is constructed entirely of a data output selection circuit (m≦n), a read data shift register, and a word selection control circuit.
ｎ ｉｔのメモリアレイは、そｎぞれが１ワードのデー
タ・隅をもつものである。ｒｌイ固の読出しデータレジ
スタは、ｎ個のメモリアレイに対応してメモリアレイか
らの読出しデータを保持するためのものである。The n it memory arrays each have one word of data corner. The rl-specific read data register is for holding read data from the memory arrays corresponding to n memory arrays.
ｍ個の、抗出しデータ選択回路は、それぞれが胱出しデ
ータレジスタに保持さｎているｎワードの訳出しデータ
のすべてを入力し、連続するｍワードの読出しデータを
異なつｆＣ，１ワードずつ同時に選択するためのもので
ある。The m reading data selection circuits input all of the n words of translation data held in the bladder ejection data registers, and select consecutive m words of read data by different words fC, 1 word at a time. They are for simultaneous selection.
読出しデータシフトレジスタは、読出しデータ選択回路
によってｄ択された連続するｍワードの読出しデータを
並列に入力して、いったん格納した後、胱出しデータ転
送周期ごとにシフト動作を行って１ワード単位に読出し
データを転送するためのものである。The read data shift register inputs consecutive m words of read data selected by the read data selection circuit in parallel, stores it once, and then performs a shift operation in each bladder evacuation data transfer cycle to read data in one word unit. This is for transferring read data.
ワード選択制御回路は、ｍ個の読出しデータ選択回路に
共通なワード選択信号を発生する友めのものである。The word selection control circuit is a companion circuit that generates a word selection signal common to the m read data selection circuits.
（実施例）
次に、本発明について１面を参照して説明する０
第１因は、本発明による読出しデータの転送方式を実現
する主記憶装置の贋出しデータ系の一実施例を示すブロ
ック図である。第１図において、第３図と同様な要素に
に同様な番号を付してあり、３１ 、６０はそれぞｎ読
出しデータ選択回路、４１はワード選択制御回路、５１
は読出しデータレジスタ、１００は読出しデータシフト
レジスタである。(Example) Next, the present invention will be explained with reference to the first page.0 The first factor is a block diagram showing an example of a counterfeit data system of a main storage device that implements the read data transfer method according to the present invention. It is a diagram. In FIG. 1, the same elements as those in FIG.
1 is a read data register, and 100 is a read data shift register.
第１図に示す読出しデータ系は、半導体メモリ素子によ
って構成されるメモリアレイ１０〜１３と、各メモリア
レイからの続出しデータを格納するための誘出しデータ
レジスタ２０〜２３と、読出しデータレジスタ２０〜２
３の各出力を入力とし、信号線１０２上のワード選択信
号８ｋＯ。The read data system shown in FIG. 1 includes memory arrays 10 to 13 composed of semiconductor memory elements, lead data registers 20 to 23 for storing successive data from each memory array, and a read data register 20. ~2
3 and a word selection signal 8kO on the signal line 102.
８Ａ１によってワード選択を行うための已出しデータ選
択回路３０ 、３１と、演算処理装置から信号線１０１
を介して指定されたワードアドレスＷｏ、Ｗ１ｙ入力し
、信号線１０２上のワード選択信号８ＡＯ、ＳＡＩおよ
び信号線１０３上のＳＣＯを発生するためのワード選択
制御回路４１と、読出しデータ選択回路３１で選択出力
された信号線１０４上の読出しデータＲＤｌを格納する
ための読出しデータレジスタ５１と、絖出しデータ選択
回路３０で選択出力された信号線１０５上の読出しデー
タＲＤＯと、読出しデータレジスタ５１の出力とを入力
し、信号線１０３上のワード選択信号ＳＯｏによってワ
ード選択を行うための続出しデータ選択回路６０と、演
算処理装置に読出しデータを転送するための続出しデー
タレジスタ５０とによって構成される。読出しデータレ
ジスタ５０ 、５１と読出しデータ選択回路６０とｌｌ
ｉ読出しデータシフトレジスタ１００ ｉ構成する。Extract data selection circuits 30 and 31 for word selection by 8A1, and a signal line 101 from the arithmetic processing unit.
The word selection control circuit 41 inputs specified word addresses Wo, W1y through the signal line 102 and generates the word selection signals 8AO, SAI on the signal line 102 and the SCO on the signal line 103, and the read data selection circuit 31. A read data register 51 for storing the read data RDl on the signal line 104 selectively output, the read data RDO on the signal line 105 selectively output by the start-up data selection circuit 30, and the output of the read data register 51. It is composed of a successive data selection circuit 60 for inputting and selecting a word by a word selection signal SOo on a signal line 103, and a successive data register 50 for transferring read data to an arithmetic processing unit. . Read data registers 50 and 51 and read data selection circuit 60 and ll
i Configure read data shift register 100 i.
ここで、主記憶装置から演算処理装置へ転送されるブロ
ックデータは４７−ドから構成されるものとし、メモリ
アレイｌＯ〜１３はそｎぞれワードθ〜３に対厄する。Here, it is assumed that the block data transferred from the main memory device to the arithmetic processing unit is composed of 47 words, and memory arrays 10 to 13 each correspond to n words θ to 3.
ま几、主記憶装置と演算処理装置との間のインターフェ
ースが１ワードのデータ幅を有すると仮定すると、ブロ
ックデータは１７一ド単位に４回転送さｎる。転送され
るワードの順序については、演算処理装置が信号線１０
１上のワードアドレスＷＯ，Ｗｌによって転送開始ワー
ドを指定し、以後のワードの転送順序は主記憶装置によ
って制圓さｎる。Assuming that the interface between the main memory and the arithmetic processing unit has a data width of one word, block data is transferred four times in units of 17 words. Regarding the order of the words to be transferred, the arithmetic processing unit uses the signal line 10.
The transfer start word is specified by the word addresses WO and Wl above 1, and the transfer order of subsequent words is controlled by the main memory.
第１図において、読出しデータレジスタ２０〜２３と読
出しデータ選択回路３０．３１とは、第１表に示す真理
値表に従って接続される。すなわち、胱出しデータ選択
回路３１で選択さｎるワードは、読出しデータ選択回路
３０で選択されるワードの次に転送さｎる。In FIG. 1, read data registers 20-23 and read data selection circuits 30, 31 are connected according to the truth table shown in Table 1. That is, the word selected by the bladder extraction data selection circuit 31 is transferred next to the word selected by the read data selection circuit 30.
第２因は、第１図に示す主記憶装置の読出しデータ系の
動作例を示すフローチャートである。The second factor is a flowchart showing an example of the operation of the read data system of the main memory device shown in FIG.
次に、第２因のタイムチャート全参照してブロック読出
し動作の説明全行う。Next, the block read operation will be fully explained with reference to the time chart of the second factor.
第２図は演算処理装置がワードアドレス（Ｗｏ、ｗｘ）
−（ｏ、ｏ）を指定して、ブロック読出しを行った場合
のタイムチャートである。In Figure 2, the arithmetic processing unit uses word addresses (Wo, wx).
-(o, o) is specified and block reading is performed.
（ｉ！、算処理装置からブロック読出し動作が起動さｎ
ると、主記憶装置は指定されたアドレスに従って、各メ
モリアレイにアドレス信号とタイミング信号（図示して
いない）とを与え、ｄ出し動作を実行する。タイミング
信号が各メモリアレイに入力され、所定時間後に４ワー
ド分の読出しデータが出力さｎる。(i!, a block read operation is started from the processing unit n
Then, the main memory device provides an address signal and a timing signal (not shown) to each memory array according to the specified address, and executes the d-out operation. A timing signal is input to each memory array, and four words of read data are output after a predetermined time.
上記読出しデータは、クロックＴｏにおいて抗出しデー
タレジスタ２０〜２３に格納さｎる。こｎと同時に、ワ
ード選択制御回路４１では、演算処理装置からの指定ワ
ードアドレス（ＷＯ，Ｗｌ）＝（０，０）によってワー
ド８択信号（ＳＡＯ，５ＡＩ）−（０，０）を発生し、
読出しデータ選択回路３０ 、３１にワードアドレス全
与える。読出しデータ選択回路３０は第１表の真理値表
に従ってワード０全選択し、読出しデータ選択回路３１
は第１表に従ってワード１を選択する。この結果、信号
線ＲＤＯにはワードＯの読出しデータが信号線ＢＤｘに
はワード１の読出しデータが転送さｎる。The above-mentioned read data is stored in the resistance data registers 20 to 23 at the clock To. At the same time, the word selection control circuit 41 generates a word 8 selection signal (SAO, 5AI) - (0, 0) based on the specified word address (WO, Wl) = (0, 0) from the arithmetic processing unit. ,
All word addresses are given to read data selection circuits 30 and 31. The read data selection circuit 30 selects all words 0 according to the truth table shown in Table 1, and the read data selection circuit 31
selects word 1 according to Table 1. As a result, the read data of word O is transferred to the signal line RDO, and the read data of word 1 is transferred to the signal line BDx.
第２図に示したＴｄは、ワード選択信号ＳＡＯ，ＳＡＩ
の切替えからデータの抗田さｎるまでの最大遅延時間で
あり、クロックサイクル’ＦＯＬＫｉＣＲしてＴｄ）Ｔ
ＣｊＬｘ７％満足さｎる。従って、クロックＴＩでは信
号線１０５．１０４上の読出しデータＥＬＤＯ，ＲＤ１
ｉそれぞｎ読出しデータレジスタ５０．５１に格納する
ことはできないため、こｎらのデータはクロックＴ２で
格納される。このとき、信号線１０３上のワード選択信
号Ｓ００は読出しデータ選択回路６０に与えられ、信号
線１０５上の１（、Ｌ）ｏのワード０を選択するように
制御さｎる。Td shown in FIG. 2 is the word selection signal SAO, SAI
It is the maximum delay time from switching to data transfer, and is the maximum delay time from the switching of the clock cycle 'FOLKiCR to Td)T.
CjLx7% satisfaction. Therefore, at clock TI, read data ELDO, RD1 on signal lines 105.104
Since it is not possible to store i in each n read data register 50, 51, these n data are stored at clock T2. At this time, the word selection signal S00 on the signal line 103 is applied to the read data selection circuit 60, and is controlled to select word 0 of 1(,L)o on the signal line 105.
次のクロックＴ３では、読出しデータレジスタ５１に格
納され几ワード１の読出しデータが読出しデータ選択回
路６０によって選択さｎ１耽出しデータレジスタ５０に
格納さｎてワード０とワード１とが演算処理装置に転送
さｎる。At the next clock T3, the read data of word 1 stored in the read data register 51 is selected by the read data selection circuit 60, stored in the read data register 50, and word 0 and word 1 are sent to the arithmetic processing device. Transferred.
いっぽう、信号線１０２上のワード選択信号ＳＡＯ，Ｓ
ＡＩはクロックＴ２で次に転送すべきワード２全選択す
るために（ＳＡＯ，５ＡＩ）＝（１，０）となる。第１
表の真理値衣に従って０℃出しデータ選択回路３０はワ
ード２の読出しデータＲＤｏを・虞号線１０５に出力し
、読出しデータ選択回路３１にワード３の挽出しデータ
ＲＤ１を信号線１０４に出力する。On the other hand, the word selection signals SAO, S on the signal line 102
AI becomes (SAO, 5AI)=(1, 0) in order to select all word 2 to be transferred next at clock T2. 1st
According to the truth values in the table, the 0° C. output data selection circuit 30 outputs the read data RDo of word 2 to the signal line 105, and outputs the retrieved data RD1 of word 3 to the read data selection circuit 31 to the signal line 104.
こｎらの読出しデータのうち、ワード２はクロックＴ４
で読出しデータレジスタ５０に格納され、ワード３は読
出データレジスタ５１に格納さ扛る。Of these read data, word 2 is clock T4.
Word 3 is stored in the read data register 50 and word 3 is stored in the read data register 51.
クロックＴ５においては、ワード３の読出しデータが読
出しデータ選択回路６Ｒこよって選択され、ｄ出しデー
タレジスタ５０に格納さｎる。At clock T5, read data of word 3 is selected by read data selection circuit 6R and stored in output data register 50.
ここで、読出しデータレジスタ５０ホ主記憶装置と演算
処理装置との間のデータ転送レジスタであシ、第２因か
ら明らかなようにクロックＴ２以後の毎タロツクサイク
ルにおいて、ワードＯ〜３の読出しデータが連続して転
送さｎる。Here, the read data register 50 is a data transfer register between the main storage device and the arithmetic processing unit, and as is clear from the second factor, words O to 3 are read out in every clock cycle after clock T2. Data is transferred continuously.
以上説明した実施例によって、本発明の特徴を要約すれ
ば次のとおりである。The features of the present invention can be summarized as follows based on the embodiments described above.
第１に、演算処理装置が指定した転送開始ワードの読出
しデータが、必ずｌ出しデータ選択回路３０の出力とし
て最初に信号線１０５上へＲ１）Ｏが出力さｎる。この
とき、転送開始ワード全寥とすると、読出しデータ選択
回路３１は（ｉ−１−１）ワードの読出しデータ？信号
線１０４上へＲＤｌが出力される。この関係は、信号線
１０２上のワード選択信号ＳＡＯ，ＳＡＩの値に関係な
く成立する。第２に、絖出しデータ選択回路３０゜３１
の両方ともに全ワードの読出しデータを入力し、同一の
ワード選択信号によってそｎぞｎの抗出しデータ選択回
路が連続する異なったワード全選択するように動作する
。第３に、流出しデータ選択回路６０をインターフェー
ス用の読出しデータレジスタ５０の前後に設けることに
よって、インターフェースにおける転送時間への影響を
除いている。First, the read data of the transfer start word specified by the arithmetic processing device is always outputted first onto the signal line 105 as the output of the output data selection circuit 30 (R1)O. At this time, assuming that the entire transfer start word is available, the read data selection circuit 31 selects the read data of (i-1-1) words? RDl is output onto the signal line 104. This relationship holds regardless of the values of word selection signals SAO and SAI on signal line 102. Second, the starting data selection circuit 30°31
Both of them input read data of all words, and each n output data selection circuit operates to select all successive different words by the same word selection signal. Third, by providing the outflow data selection circuit 60 before and after the read data register 50 for the interface, the influence on the transfer time at the interface is eliminated.
（発明の効果）
以上説明したように本発明は、複数ワードの読出しデー
タ全クロックに同期して連続転送するとき、対口する演
算処理装置のインターフェースのデータ転送レジスタに
読出しデータを転送する読出しデータ選択回路を複数個
設け、主記憶装置の内部のデータ転送周期を少なくとも
２クロックサイクル以上とし、さらに読出しデータ選択
回路と訣出しデータ転送ｊ＠序との関係を固定化する（
例えば、第１番目の転送ワードは第１の選択回路で選択
し、第２番目の転送ワードは第２の選択回路で常に選択
する）ことによって、転送制御が簡単で、り、ロックサ
イクル（転送周期）の高速化に対処できると云う効果が
ある。(Effects of the Invention) As described above, the present invention provides read data that transfers read data to a data transfer register of an interface of an arithmetic processing unit when multiple words of read data are continuously transferred in synchronization with all clocks. A plurality of selection circuits are provided, the internal data transfer cycle of the main memory device is at least two clock cycles, and the relationship between the read data selection circuit and the extracted data transfer order is fixed (
For example, the first transfer word is always selected by the first selection circuit, and the second transfer word is always selected by the second selection circuit), thereby simplifying transfer control. This has the effect of being able to cope with faster speeds (cycles).
表 １Table 1
第１図は、本発明による胱出しデータの転送方式を実現
する主記憶装置の読出しデータ系の一実施例を示すブロ
ック図である。
第２図は、第１図に示す実施例におけるブロックデータ
の転送例を示すタイムチャートである。
第３図は、従来技術による読出しデータの転送方式ｔ″
実現る主記憶装置の胱出しデータ系の−りＩＩを示すブ
ロック図である。
１０〜１３・・・メモリアレイ
２０〜２３，５０ 、５１・・・読出しデータレジスタ
３０ 、３１ 、６０・・・読出しデータ選択回路４１
・・・ワード選択制御回路
１００・・・読出しデータシフトレジスタ１０１〜１０
５・・・信号線
特許出願人 日本′シ気株式会社
代理人 弁理士 井 ノ ロ 壽′ｌｒ３図FIG. 1 is a block diagram showing an embodiment of a read data system of a main storage device that implements the bladder evacuation data transfer method according to the present invention. FIG. 2 is a time chart showing an example of block data transfer in the embodiment shown in FIG. FIG. 3 shows a read data transfer method t'' according to the prior art.
FIG. 2 is a block diagram showing the bladder output data system of the main storage device to be realized. 10-13...Memory arrays 20-23, 50, 51...Read data registers 30, 31, 60... Read data selection circuit 41
...Word selection control circuit 100...Read data shift registers 101-10
5...Signal line patent applicant Nihon Shiki Co., Ltd. Agent Patent attorney Hisashi Inoro Figure 3
Claims (1)
アレイに対応して前記メモリアレイからの読出しデータ
を保持するためのｎ個の読出しデータレジスタと、それ
ぞれが前記読出しデータレジスタに保持されているｎワ
ードの読出しデータのすべてを入力し、連続するｍワー
ド（ｍ：正の整数、ｍ≦ｎ）の読出しデータを異なつた
１ワードずつ同時に選択するためのｍ個の読出しデータ
選択回路と、前記読出しデータ選択回路によつて選択さ
れた前記連続するｍワードの読出しデータを並列に入力
して、いつたん格納した後、読出しデータ転送周期ごと
にシフト動作を行つて１ワード単位に前記読出しデータ
を転送するための読出しデータシフトレジスタと、前記
ｍ個の読出しデータ選択回路に共通なワード選択信号を
発生するためのワード選択制御回路とを具備して構成し
たことを特徴とする読出しデータの転送方式。[Scope of Claims] n (n: positive integer) memory arrays each having a data width of 1 word, and for holding data read from the memory array corresponding to the n memory arrays. n read data registers, each inputting all n words of read data held in the read data register, and reading consecutive m words (m: a positive integer, m≦n) of read data. m read data selection circuits for simultaneously selecting different words one by one, and the read data of the continuous m words selected by the read data selection circuits are input in parallel, and once stored. , a read data shift register for performing a shift operation every read data transfer cycle and transferring the read data in units of one word; and a word for generating a word selection signal common to the m read data selection circuits. 1. A read data transfer method comprising a selection control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209653A JPS6269336A (en) | 1985-09-20 | 1985-09-20 | Transfer system for read data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209653A JPS6269336A (en) | 1985-09-20 | 1985-09-20 | Transfer system for read data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269336A true JPS6269336A (en) | 1987-03-30 |
| JPH0467661B2 JPH0467661B2 (en) | 1992-10-29 |
Family
ID=16576366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209653A Granted JPS6269336A (en) | 1985-09-20 | 1985-09-20 | Transfer system for read data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269336A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292348A (en) * | 1987-05-15 | 1988-11-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | Data processor |
| JPH01180663A (en) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | Transfer control system for main storage access data |
-
1985
- 1985-09-20 JP JP60209653A patent/JPS6269336A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292348A (en) * | 1987-05-15 | 1988-11-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーション | Data processor |
| JPH0564812B2 (en) * | 1987-05-15 | 1993-09-16 | Ibm | |
| JPH01180663A (en) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | Transfer control system for main storage access data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467661B2 (en) | 1992-10-29 |
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