JPS6269292A - Graph processing system - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＣＲＴコントローラを使用したグラフ処理シス
テムに係り、特にＣＲＴコントローラ及びプロセッサか
らの２種類のリフレッシュメモリへのアクセスが存在し
、かつ各々のデー夕形式が異なる場合に好適なメモリ制
御を行うグラフ処理システムに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a graph processing system using a CRT controller. The present invention relates to a graph processing system that performs suitable memory control when data formats are different.

〔発明の背景〕[Background of the invention]

従来のグラフ処理システムとして特開昭５９−１５１３
７１号公報に記載のように、グラフ（画像）情報を格納
するメモリを２系統のアドレス線により独立にアクセス
可能とし、複数系統から同一メモリにアクセスするもの
が知られている。As a conventional graph processing system, Japanese Patent Application Laid-open No. 1513/1986
As described in Japanese Patent No. 71, it is known that a memory storing graph (image) information can be accessed independently by two systems of address lines, and the same memory can be accessed from a plurality of systems.

しかし、アクセスデータ形式とメモリ素子にどのような
ものを使用するかということについては述べられていな
かった。However, there was no mention of the access data format and what kind of memory element to use.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、リフレッシュメモリのアクセスにＣＲ
Ｔコントローラとプロセッサの２通り存在し、かつ各々
アクセスデータ形式が異なる場合にリフレッシ−メモリ
を構成するメモリ素子をその２種類のデータ形式に最適
なものを選定することによってメモリの実装エリアを最
小にしコストの安いリフレッシュメモリ制御を行うグラ
フ処理システムを提供することにある。An object of the present invention is to provide a CR for refresh memory access.
When there are two types of T controllers and processors, each with different access data formats, the memory mounting area can be minimized by selecting the memory elements that make up the refresh memory that are optimal for the two types of data formats. An object of the present invention is to provide a graph processing system that performs refresh memory control at low cost.

〔発明の概要〕[Summary of the invention]

前記目的を達成するために、ＣＲＴへ１６色表示可能に
するために１画素４ピントからなるリフレッシュメモリ
において、リフレッシュメモリへのアクセスがＣＲＴコ
ントローラの場合に４画素単位に行い、プロセッサの出
合にｔｉｉｆｉｉ素中の４ビット中のいずれか１ビット
の色素データを１６ビット単位で行う時に、リフレッシ
ュメモリをＸＫＸ４ビットのメモリ素子を４×４×ル個
使用することを考えたう 〔発明の実施例〕 以下０本発明の１実施例を第１図〜第９図を用いて説明
する。In order to achieve the above object, in order to display 16 colors on a CRT, in a refresh memory consisting of 4 pixels per pixel, access to the refresh memory is performed in units of 4 pixels in the case of a CRT controller, and access to the refresh memory is performed in units of 4 pixels in the case of a CRT controller. Consider using 4 x 4 x 4 x 4 bit memory elements as the refresh memory when processing dye data of any one of the 4 bits in the element in units of 16 bits [Embodiment of the invention] An embodiment of the present invention will be described below with reference to FIGS. 1 to 9.

第１図はシステム構成を示Ｉ’ｍシステムバス１を介し
てプロセッサ２．メインメモリ装置３゜横縦変換装置４
．グラフ処理装＃、５．プリンタ制御装置７が接枡され
ている。グラフ処理装置５はプロセッサ２の命令により
内部のリフレッシユメモＩＪ　Ｋ図形等を描画し、ＣＲ
，Ｔ表示装置６へ表示することができる。又、横縦変換
装置４はグラフ処理装置内のリフレッシュメモリの内容
をプロセッサ２の命令でメインメモリ３へ読み出【２１
本装置４でデータの横縦変換を行うことによって、プリ
ンタ８へのハードコピー印字データを作成し、プリンタ
制御装置７を通して、プリンタ８へ印刷することができ
る。FIG. 1 shows the system configuration.I'm system bus 1 connects a processor 2. Main memory device 3゜Horizontal/vertical conversion device 4
．． Graph processing device #5. A printer control device 7 is connected thereto. The graph processing device 5 draws internal refresh memo IJK figures etc. according to instructions from the processor 2, and CR
, T display device 6. Further, the horizontal/vertical conversion device 4 reads the contents of the refresh memory in the graph processing device to the main memory 3 according to the command of the processor 2 [21
By converting the data horizontally and vertically in this device 4, hard copy print data for the printer 8 can be created and printed to the printer 8 via the printer control device 7.

々３２図はグラフ処理袈はの構成を示し、プロセッサ２
によって制御されるＣＲＴコントローラ９と１表示パタ
ーンを記憶するりフレツシーメモリＩＯと、リフレッシ
ュメモリｌ０ＩＪ・らｒＹｊｌみ出した表示パターンを
並列信号から直列信号に変換する並直変換装置１１と並
直変換された信号に基づきＣＲ’ｌ’に表示するための
ビデオ信号発生装置１２と映像を表示するＣＲＴ表示装
置６と。Figure 32 shows the configuration of the graph processing unit, and the processor 2
The CRT controller 9 is controlled by the CRT controller 9, the flexible memory IO for storing one display pattern, and the refresh memory 10IJ and rYjl. a video signal generator 12 for displaying on CR'l' based on the received signal; and a CRT display device 6 for displaying images.

リフレッシュメモリｔｏ　ヲＣｌ（Ｔコントローラより
アクセスするためのデータドライバ１３と、リフレッシ
ュメモリＩＯをプロセッサ２．３：　リックセスするた
めのデータドライバ１４と、リフレッシュメモリ１０を
ＣＲＴコントローラ９からアクセススルアドレスとプロ
セッサ２からアクセスするアドレスを切換えるアドレス
セレクタ装置１５とで構成される。A data driver 13 for accessing the refresh memory 10 from the CRT controller and a processor 2.3 for accessing the refresh memory 10 from the CRT controller 9. and an address selector device 15 for switching the address to be accessed.

第２図のグラフ処理装置において、リフレッシュメモリ
ｌＯは、ＣＲＴコントローラ９とプロセッサ２よりアク
セス可能であり、ＣＲＴコントローラからのアクセスは
リフレ・ソシュメモリに図形等のグラフパターンの描画
及び表示データの読み出しを行う。プロセッサからのア
クセスは第１図において、横縦変換装置４でデータの横
縦変換を行うために、リフレッシュメモリからデータを
読み出す。ＣＲＴコントローラ９からのリフレッシュメ
モリアクセスデータ形式は第３図に示すように、１画素
がＲ、Ｇ　、　Ｂ　。In the graph processing device shown in FIG. 2, the refresh memory IO can be accessed by the CRT controller 9 and the processor 2, and access from the CRT controller draws graph patterns such as figures in the refresh memory and reads display data. . In FIG. 1, access from the processor reads data from the refresh memory in order to perform horizontal/vertical conversion of the data in the horizontal/vertical conversion device 4. The refresh memory access data format from the CRT controller 9 is as shown in FIG. 3, where one pixel is R, G, B.

Ｙの色素データから成っており、それを４画素（ワール
ドデータ）単位にアクセスする方式であり、ＣＲＴ＝ｌ
ントｏ−ラは内部で画素単位に処理する。この出合のリ
フレッシュメモリへの割付は第５図に示す。第５図にお
いて、リフレッシュメモリは各色素データごとに分かれ
、Ｒリフレッシュメモ１Ｊ１６．Ｇリフレッシュメモリ
１７゜Ｂ　１，１フレッシュメモリ１８．Ｙリフレッシ
ュメモリ１９から成り０色素データのＲ，、Ｇ　、　Ｂ
　、　Ｙはそれぞれのりフレンシュメモリに連続する４
ビ′７トとして格納（５，読み出し時は第３図に示すデ
ータ：７オーマソトｆ従って読み出す。第３図のデータ
フォーマットによれば、モノクコ／　４３ラーにかが１
つらず、画素単位；（Ｔり七スするので同−描Ｉ性莞を
実現している。It consists of Y pigment data, which is accessed in units of 4 pixels (world data), and CRT=l
The color coder is internally processed pixel by pixel. The allocation of this encounter to the refresh memory is shown in FIG. In FIG. 5, the refresh memory is divided for each dye data, R refresh memory 1J16. G refresh memory 17°B 1,1 fresh memory 18. Consists of Y refresh memory 19 and 0 dye data R, , G, B
, Y is each consecutive 4 in Glue French Memory.
Stored as 7 bits (5, when reading data shown in Figure 3: 7 ohmasoto f).
It is possible to achieve the same drawing property by pixel by pixel.

グロヒンサ２からの；Ｊフッ・Ｉシュメモリアクセスデ
ータ形式シ１第、１［スジこ示すよう：（，１画素４ピ
ント中の各色、（データ１６ビットから成り。From Grohinsa 2; JF, Ish memory access data format 1st, 1st line as shown: (, 1 pixel, each color in 4 focuses, (consists of 16 bits of data.

リフレッシ１メモリへの割付は第６図して示す。The allocation to the refresh 1 memory is shown in FIG.

第６　’ＸＩ　ｉＣｔ６　イて、リフレッシ１メモリは
各色素データごとに分かれ、Ｒリフレッシュメモリ１６
゜Ｑリフレノシュメモリ１フ、ＢＩＪ］Ｌ／ンシエメモ
１月８．Ｙリフレノン−メトｌ７１９から成り１色素デ
ータのＲ，Ｇ、Ｂ、Ｙはそ９ｔぞれのリフレ・ソ／ユメ
モリに１゛光する１６ビノトとして洛狛する。6th XI iCt6 The refresh 1 memory is divided for each dye data, and the R refresh memory 16
゜Q Refresh Memory 1f, BIJ] L/Ncie Memo January 8. It consists of Y reflexone-meth1719, and one dye data of R, G, B, and Y is arranged as 16 binoto, which shines 1° in each 9t of reflexion/method memory.

どのり７１／ソ・／−メモリをＡ沢するかは、ブログラ
ノ・１没定凸丁［〕目で、おり、ａ　＋　＜３　ｒ　Ｂ
　、　’Ｊ、’の中で１つのリフレッシュメモリを指定
＋、てアクセスする。第４図のデータフォーマット、す
なわち色素データ１６ビ・ト単位は第１図の横縦ｔ′換
装置ｔ６’　４でグラフ画面のハードコピー印字データ
を作成しやすくなっている。Dori 71/So/-/-The memory is A-sawa, or the first dead convex [], a + <3 r B
, specify one refresh memory in 'J,' and access it. The data format shown in FIG. 4, that is, the dye data in units of 16 bits, makes it easy to create hard copy print data of the graph screen using the horizontal/vertical t' converter t6'4 shown in FIG.

このヨウにリフレッシ１メモリ１０へのアクセスｈ：　
ＣＲＴコントローラ経由は画素単位で描画データフォー
マットで扱い、ブＯ七ツザ経由は色！１６ビット単位で
グラフ画面の・・−トコビー（（必要な横縦変半時のデ
ータフォーマットで扱い、各々において性能向上を図っ
ているう尚６表示データの紗み出１．けＣＲＴコントロ
ーラからアドレスを出力１〜．第４雫のデータフォー？
ゾ）−Ｃ４Ｒ、Ｇ　、Ｂ　、Ｙ！６ビ・リドを吟み出す
。In this case, access to refresh 1 memory 10 h:
Via the CRT controller, it is treated as a drawing data format in pixel units, and when it is via Buo Nanatsuza, it is handled as a color! The graph screen is displayed in 16-bit units... Output 1~.4th drop data four?
zo)-C4R, G, B, Y! Examining the 6-bi lido.

二の目的のために。リフレッシコメモＩＪＩＯに使用す
るメモリ裂子は従来のＸ　Ｋ　Ｘ　１ビットではなく、
ＸＫＸ４ビア）のメモリ素子を使用するっ 二の埠Ｑ、ＣＲＴコントローラがリフレ゛ノシュメモｕ
ｎアクセス時のデータバス清僚を第７図；て示す。第７
図に示すようＫ　ＩＪフレンシュメモリ１０は、ＸＫｘ
４ビットのメモリ素子２０から成り、１画素を構成する
色素データＲ、Ｇ、Ｂ。For two purposes. The memory slit used for Refreshico Memo IJIO is not the conventional X K X 1 bit,
The CRT controller uses a refresh memory device (XKX4 via)
Figure 7 shows data bus cleanliness during n accesses. 7th
As shown in the figure, the K IJ French memory 10 is
Dye data R, G, and B constitute one pixel, consisting of a 4-bit memory element 20.

Ｙに対して各々４個のメモリ素子２０を割当てる。Four memory elements 20 are allocated to each Y.

データバス結線はＣＲＴコントローラカリフレ・ソシュ
メモリをアクセスするデータ形式にのとって、Ｒ，Ｇ、
Ｂ、Ｙそれぞれ１個のメモリ素子２０に対して第７図に
示すように１ワード（４画素）を構成する。第７図では
１列目のデータ結線のみを示しであるが２〜４列目も同
様に接続し、１〜４列中のどのデータをアクセスするか
ｋＩｃＲＴコントローラがアクセス時に出力する下位ア
ドレスの２′、２°をセレクタで判別する。The data bus connection is R, G,
One word (four pixels) is configured for each of B and Y memory elements 20 as shown in FIG. Although FIG. 7 shows only the data connection in the first column, the second to fourth columns are also connected in the same way, and it is determined which data in the first to fourth columns is to be accessed. ′, 2° using the selector.

例えば、１列目が７ドレス（２１＝０．２°−Ｏ）。For example, the first row is 7 dresses (21=0.2°-O).

２列目がアドレス（２’＝０．２°＝１）、３列目がア
ドレス（２’＝１，２°＝Ｏ）、４夕１１目がアドレス
（２’＝１．２°＝１）に割り当てる。The 2nd column is the address (2'=0.2°=1), the 3rd column is the address (2'=1, 2°=O), and the 4th and 11th column is the address (2'=1.2°=1) ).

第８図はプロセッサがリフレッシュメモリｌＯをアクセ
ス時のデータバス結線ヲ示ス。Ｉ７７　Ｖ　ツシュメモ
リは第７図と同様で、ＸＫＸ４ビットのメモリ素子から
成り、１画素り構成する色素デニタＲ、Ｇ　、　Ｂ　、
　Ｙ　Ｋ対して各々４個のメモリ素子２０を割当てる。FIG. 8 shows the data bus connections when the processor accesses the refresh memory IO. The I77 V Tush memory is similar to that shown in Fig. 7, and consists of XKX4-bit memory elements, and dye denitors R, G, B, and 1 pixel.
Four memory elements 20 are allocated to each of YK.

データバス結線はプロセッサがリフレッシュメモリをア
クセスするデータ形式にのとって、第８図では１内層を
構成するＲの色素データのデータ結線を示し、Ｒの色素
データを１ワードアクセス可能としている。その他のＧ
、Ｂ、Ｙの色素データも同様に結線する。プロセッサが
、Ｒ，Ｇ、Ｂ、Ｙどの色素ブータラアクセスするかはプ
ログラムてよって設定可能になっている。The data bus connection is based on the data format in which the processor accesses the refresh memory, and FIG. 8 shows the data connection of R dye data constituting one inner layer, which allows one word of R dye data to be accessed. Other G
, B, and Y dye data are also connected in the same way. Which dye color (R, G, B, or Y) the processor accesses can be set by a program.

以上、第７図と第８図を統合し、たものを第９図に示す
。Ｘ　Ｋ、　ｘ　４ビットのメモリ素子２０を１画素を
構成する色素データＲ、Ｇ　、　Ｂ　、　Ｙ　Ｋ対して
各々４個割当てる。ＣＲＴコントローラからのメモリ素
子２０へのアクセスは、アドレスはアドレスセレクタ１
５でＣＲＴコントローラアクセスアドレス２４を選択し
、メモリアドレス２５を各メモリ素子２０へ与える。デ
ータは、ドライバ２６〜２９を通して受は渡しを行い、
セレクタ２１でＣＲＴコントローラがアクセス時に出力
する下位アドレス２．２ビットをもとにドライバ２６〜
２９中の１つを選択する。例えばドライバ２６がアドレ
ス（２’＝０．２°二〇）、ドライバ２７がアドレス（
２１＝０．２°−１）、ドライバ２８がアドレス（２’
＝１．２°＝０）、ドライバ２９がアドレス（２１＝１
．２°＝１）の時に選択されるようにすれば良い。ドラ
イバ２６〜２９とメモリ素子２０のデータバス結線は第
７図に示したように４画素単位に接続する。The above figures are shown in Fig. 9 by integrating Figs. 7 and 8. Four XK, x4-bit memory elements 20 are allocated to each of dye data R, G, B, and YK constituting one pixel. To access the memory element 20 from the CRT controller, the address is address selector 1.
5 selects the CRT controller access address 24 and provides the memory address 25 to each memory element 20. Data is received and passed through drivers 26 to 29,
Based on the lower address 2.2 bits output by the CRT controller at the time of access, the selector 21 selects the driver
Select one out of 29. For example, the driver 26 is the address (2'=0.2°20), the driver 27 is the address (
21=0.2°-1), and the driver 28 sets the address (2'
=1.2°=0), the driver 29 sets the address (21=1
．． 2°=1). The data bus connections between the drivers 26 to 29 and the memory element 20 are connected in units of four pixels as shown in FIG.

プロセッサからのメモリ素子２０へのアクセスは、アド
レスはアドレスセレクタ１５でプロセッサアクセスアド
レス２３を選択し、メモリアドレス２５を各メモリ素子
２０へ与える。データはドライバ３１〜３３を通して受
は渡しを行い、セレクタ２２でドライバ３０〜３３の選
択を行う。選択方式はプログラム設定であり、ドライバ
３０〜３３の中で１つを選択する。ドライバ３０〜３３
とメモリ素子２０へのアクセスのデータバス結線は第８
図に示したように各色素データ１６ビット単位に接続す
る。To access the memory elements 20 from the processor, the address selector 15 selects the processor access address 23 and provides the memory address 25 to each memory element 20. Data is received and passed through the drivers 31 to 33, and the selector 22 selects the drivers 30 to 33. The selection method is program setting, and one of the drivers 30 to 33 is selected. Drivers 30-33
and the data bus connection for accessing the memory element 20 is the eighth
As shown in the figure, each dye data is connected in units of 16 bits.

尚、表示データはＣＲＴコントローラアクセスアドレス
２４をセレクタ１５で選択し２メモリアドレス２５を各
メモリ素子２０へ与え、各Ｒ、Ｇ　、　Ｂ。Note that the display data is obtained by selecting the CRT controller access address 24 with the selector 15 and giving two memory addresses 25 to each memory element 20, each of R, G, and B.

Ｙ１６ビソトを読み出し１表示データラッチ３４にラン
チされた後、第２図に示す並直変換装置にて並列信号か
ら１百列信号に変換される。After the Y16 bit is read out and launched into the 1 display data latch 34, it is converted from a parallel signal to a 100 column signal by a parallel to serial converter shown in FIG.

本実施例によれば、異なるデータ形式のアクセスが可能
であり、従来のＸ　Ｋ　Ｘ　１ビットのメモリ素子のか
わりＫＸＫＸ４ビットのメモリ素子を使用するのでメモ
リ素子を１／４にすることが可能であり、基板上のメモ
リ素子面積を少なくできる。According to this embodiment, it is possible to access different data formats, and since a KXKX4-bit memory element is used instead of the conventional XKX1-bit memory element, the number of memory elements can be reduced to 1/4. This allows the area of the memory element on the substrate to be reduced.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、リフレッシュメモリアクセスにおいて
、Ｃ１（Ｔコントローラとプロセッサから異なるデータ
形式でアクセスすることが可能であり、Ｃ）ｔＴコント
ローラアクセスのデータ形式はりフレツシ＝メモリに図
形等を描画するのに適したデータ配列であり、モノクロ
／カラーにかかわらず同一描画性能を達成することカー
可能であり、プロセッサアクセスのデータ形式はグラフ
画面のノ・−トコビーをとるために必要な横縦変換に適
したデータ配列となっている。According to the present invention, in refresh memory access, it is possible to access data in different data formats from C1 (T controller and processor); It is a suitable data arrangement, and it is possible to achieve the same drawing performance regardless of whether it is monochrome or color, and the data format for processor access is suitable for the horizontal and vertical conversion required to take a graph screen. It is a data array.

このアクセスを実現するためにＸＫＸ４ビットのメモリ
素子を使用すれば、従来のＸＫ×１ビットのメモリ素子
に対して１／４のメモリ素子ですみ、基板上のメモリ実
装エリアも１／４にすることができる。If an XKX4-bit memory element is used to achieve this access, the memory element will be 1/4 of the conventional XKx1-bit memory element, and the memory mounting area on the board will also be reduced to 1/4. be able to.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はシステムの構成図、第２図はグラフ処理装置の
構成を示す図、第３図はＣＲＴコントローラアクセスデ
ータ形式を示す図、第４図はプロセッサアクセスデータ
形式を示す図、第５図はＣＲＴコントローラアクセス時
のデータ形式とリフレッシュメモリ関係を示す図、第６
図はプロセッサアクセス時のデータ形式とリフレッシュ
メモリ関係を示す図、第７図はＣＲＴコントローラアク
セス時のデータバス結線’を示す図、第８図はプロセッ
サアクセス時のデータバス結線を示す図、ｖ９図は本発
明の一実施例を示す図である。 １・・・システムバス、　　２・・・プロセッサ。 ３・・・メインメモリ装置。 ４・・・横縦変換装置、　　５・・グラフ処理装置。 ６・・・ＣＲＴ表示装置、　７・・・プリンタ制御装置
。 ８・・・プリンタ。 ９・・・ＣＲＴコントローラ。 １０・・・リフレッシュメモリ。 １１・・・並直変換装置。 １２・・・ビデオ信号発生装置。 １３・・・データドライバ、　　１４・・データドラ・
イバ。 １５・・・アドレスセレクタ装置。 １６・・・ＲＩＪフレッシュメモリ。 １７・・・Ｇ　ＩＪフレッシュメモリ。 １８・・・Ｂ　ＩＪフレツ／ユメモリ。 １９・・・Ｙ　ＩＪフレ・ンユメモリ。 ２０・・・ＸＫｘ　４ピツトのメモリ素子。 ２１・・・セレクタ、２２・・セレクタ。 ２３・・・プロセッサアクセスアドレス。 ２４・・・ＣＲＴコントローラアクセスアドレス。 ２５・・・メモリアドレス、２６〜３３・・・ドライバ
。 ３４・・・表示データラッチ。 代理人弁理士　小　川　勝　男　、−一第　７　図　シ
又テ／−、構ア１コ 第３　図 ＋１東 記　４−　図 男　５　図 刀　乙　図 萬　７　図 第　８　図FIG. 1 is a diagram showing the system configuration, FIG. 2 is a diagram showing the configuration of the graph processing device, FIG. 3 is a diagram showing the CRT controller access data format, FIG. 4 is a diagram showing the processor access data format, and FIG. Figure 6 shows the relationship between the data format and refresh memory when accessing the CRT controller.
Figure 7 shows the data format and refresh memory relationship when accessing the processor, Figure 7 shows the data bus connection when accessing the CRT controller, Figure 8 shows the data bus connection when accessing the processor, v9 diagram. FIG. 1 is a diagram showing an embodiment of the present invention. 1...System bus, 2...Processor. 3... Main memory device. 4... horizontal/vertical conversion device, 5... graph processing device. 6...CRT display device, 7...Printer control device. 8...Printer. 9...CRT controller. 10...Refresh memory. 11...Parallel-to-serial conversion device. 12... Video signal generator. 13...Data driver, 14...Data driver
Iba. 15...Address selector device. 16...RIJ fresh memory. 17...G IJ fresh memory. 18...B IJ Fretsu/Yumoru. 19...Y IJ Friends Memory. 20...XKx 4-pit memory element. 21...Selector, 22...Selector. 23...Processor access address. 24...CRT controller access address. 25...Memory address, 26-33...Driver. 34...Display data latch. Representative Patent Attorney Katsuo Ogawa, -1 Figure 7 Shimata Te/-, Structure 1 Figure 3 +1 Toki 4- Figure 5 Zuto Otsu Zuman 7 Figure 8

Claims (1)

【特許請求の範囲】[Claims] プロセッサによりコントロールされるＣＲＴコントロー
ラと、前記ＣＲＴコントローラによつて制御され、表示
パターンを記憶すると共に表示に同期して表示パターン
を読み出すフレッシュメモリと、前記リフレッシュメモ
リから読み出した表示パターンを並列信号から直列信号
に変換する並直変換装置と、前記並直変換された信号を
用いてＣＲＴに表示させるためのビデオ信号発生装置と
、前記ビデオ信号発生装置により発生する映像信号を受
けて画面に表示するＣＲＴ表示装置と、前記リフレッシ
ュメモリをＣＲＴコントローラよりアクセスするための
データドライバと、前記リフレッシュメモリをＣＲＴコ
ントローラを介さずに直接プロセッサよりアクセスする
ためのデータドライバと、前記リフレッシュメモリをＣ
ＲＴコントローラからアクセスするアドレスとプロセッ
サからアクセスするアドレスを切換えるアドレスセレク
タ装置とで構成されるグラフ処理システムにおいて、前
記リフレッシュメモリはＣＲＴへ１６色を表現可能にす
るため４分割され、１画素が４ビットから成つており、
前記リフレッシュメモリへのアクセスデータ形式はＣＲ
Ｔコントローラ経由では４ビット／画素を４画素（１ワ
ード）単位でアクセスし、プロセッサ経由では１画素を
構成する４ビット中のいずれか１ビットの色素データを
１６ビットデータ単位でアクセス可能な構成において、
前記リフレッシュメモリにＸＫ×４ビットのメモリ素子
を使用することで、２種類の異なるデータ形式のアクセ
スを可能とすることを特徴とするグラフ処理システム。a CRT controller controlled by a processor; a fresh memory controlled by the CRT controller that stores display patterns and reads out display patterns in synchronization with display; A parallel-to-serial conversion device for converting into a signal, a video signal generation device for displaying on a CRT using the parallel-to-serial conversion signal, and a CRT for receiving a video signal generated by the video signal generation device and displaying it on a screen. a display device; a data driver for accessing the refresh memory from a CRT controller; a data driver for accessing the refresh memory directly from a processor without going through the CRT controller;
In a graph processing system consisting of an address selector device that switches between addresses accessed from an RT controller and addresses accessed from a processor, the refresh memory is divided into four parts so that 16 colors can be expressed on a CRT, and one pixel has 4 bits. It consists of
The access data format to the refresh memory is CR.
In a configuration in which 4 bits/pixel can be accessed in units of 4 pixels (1 word) via the T controller, and pigment data of 1 bit of the 4 bits that make up 1 pixel can be accessed in units of 16 bit data via the processor. ,
A graph processing system characterized in that by using a memory element of XK×4 bits in the refresh memory, it is possible to access two different data formats.