JPS6267647A - Memory access control system for channel processor - Google Patents
Memory access control system for channel processorInfo
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- JPS6267647A JPS6267647A JP60207543A JP20754385A JPS6267647A JP S6267647 A JPS6267647 A JP S6267647A JP 60207543 A JP60207543 A JP 60207543A JP 20754385 A JP20754385 A JP 20754385A JP S6267647 A JPS6267647 A JP S6267647A
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Abstract
Description
【発明の詳細な説明】
［概 要コ
チャネルプロセッサ（以下ＣＨＰと略称する）の主記憶
装置へのアクセス制御方式であって、ＣＨＰプレボート
と、ｎ個のＣＨＰアクセスポートの間に、ｍ段のＣＨＰ
キューを設け、且つＣＨＰと主記憶制御部の間に高優先
度フラグを設定し、ＣＨＰアクセスポートへのセットを
高優先度フラグにより制御するようにしたもので、これ
により、ＣＨＰアクセスポートの数を増加することなく
高度の優先選択制御を可能としたものである。Detailed Description of the Invention [Summary] This is an access control method to the main memory of a co-channel processor (hereinafter abbreviated as CHP), in which m stages are provided between a CHP prevot and n CHP access ports. C.H.P.
A queue is provided, a high priority flag is set between the CHP and the main memory control unit, and setting to the CHP access port is controlled by the high priority flag. This enables high-level priority selection control without increasing the amount of data.
［産業上の利用分野コ
本発明は、ＣＨＰＯ主記憶装置へのアクセスの制御方式
に係わり、特に主記憶装置へのアクセス要求がアドレス
・パイプラインとして連続処理される高性能計算機にお
けるＣＨＰのメモリアクセスの制御に関するものである
。[Industrial Field of Application] The present invention relates to a control system for access to a CHPO main memory device, and in particular to a method for controlling access to a CHPO main memory device, and in particular to a method for controlling CHP memory access in a high-performance computer where access requests to the main memory device are sequentially processed as an address pipeline. It is related to the control of
［従来の技術］
第３図は、２台の中央処理装置（以下、ＣＰＵと略称す
る）ＣＰＵＯ，ＣＰＵＩと、チャネルプロセッサ（以下
、ＣＨＰと略称する）が、主記憶制御部（以下、ＭＣＵ
）の制御により主記憶部（以下、ＭＳＵと略称する）に
アクセスするシステムのシステム構成例を示す。[Prior Art] Fig. 3 shows two central processing units (hereinafter abbreviated as CPU) CPUO and CPUI and a channel processor (hereinafter abbreviated as CHP) connected to a main memory control unit (hereinafter abbreviated as MCU).
) shows an example of a system configuration of a system that accesses a main storage unit (hereinafter abbreviated as MSU).
各装置ＣＰＵ０．ＣＰＬＩＩ、ＭＣＵ、ＭＳＬＪは、シ
ステム・コンソール・インタフェース（ＳＣＩ）を通じ
てサービス・プロセッサ（ＳＶＰ）に接続されている。Each device CPU0. The CPLII, MCU, and MSLJ are connected to the Service Processor (SVP) through the System Console Interface (SCI).
第４図は、従来のＣＨＰのメモリアクセス制御方式を示
すブロック図である。FIG. 4 is a block diagram showing a conventional CHP memory access control system.
ＣＰＵ０およびＣＰＵＩはメモリにアクセスするためＣ
ＰＵボートを持っており、ＣＨＰはメモリにアクセスす
るため、複数個（例えばｎ個）のＣＨＰポートを持って
いる。CPU0 and CPUI use C to access memory.
It has a PU boat, and the CHP has a plurality of (for example, n) CHP ports for accessing memory.
ＣＰＵ０およびＣＰＵＩのプレボートは、ＣＰＵメモリ
アクセス要求を、優先選択回路へ接続されるＣＰＵボー
トにインタフェースを合せるために設けられているボー
トであり、ＣＨＰのプレボート１はメモリアクセス要求
を、アドレス変換回路より変換するためのボートであり
、プレボート２はアドレス変換されたメモリアクセス要
求をＣＨＰボートに入力するためのボートである。The CPU0 and CPUI prevotes are ports provided to match CPU memory access requests with the interfaces of the CPU ports connected to the priority selection circuit, and the CHP prevote 1 is a port that allows memory access requests to be matched with the CPU port connected to the priority selection circuit. The pre-vote 2 is a boat for inputting a memory access request whose address has been translated into the CHP boat.
各ボートの出力は優先選択回路に入れられ、優先順位の
高いものから順に、１サイクルごとにアドレス・パイプ
ラインに入力される。アドレス・パイプラインのサイク
ルルジスタ（ＣＹＣ−１−Ｒ）からＭＳＵへアクセス要
求およびアドレスが送出される。アドレス・パイプライ
ンの各段からは各種の制御信号が出力される。The output of each port is input to a priority selection circuit and input to the address pipeline every cycle in descending order of priority. An access request and address are sent from the cycle register (CYC-1-R) of the address pipeline to the MSU. Various control signals are output from each stage of the address pipeline.
このＣＨＰボートの数ｎを多くすると、ＣＨＰの性能が
向上するが、優先処理部における各種の競合のチェック
が必要であるため、ハードウェア量が増大し、またそれ
に伴い、サイクルタイムを短く設計することが困難とな
る。Increasing the number n of CHP boats improves CHP performance, but since it is necessary to check various conflicts in the priority processing section, the amount of hardware increases, and accordingly, the cycle time must be designed to be short. This becomes difficult.
［発明が解決しようとする問題点コ
上記の従来方式において、ＣＨＰポートの数ｎを多くす
ると、ＣＨＰの性能が向上するが、優先処理部における
各種の競合のチェックが必要であるため、ハードウェア
量が増大し、またそれに伴い、サイクルタイムを短く設
計することが困難となる。[Problems to be solved by the invention] In the above conventional method, increasing the number n of CHP ports improves CHP performance, but since it is necessary to check various conflicts in the priority processing section, the hardware As the amount increases, it becomes difficult to design a short cycle time.
本発明は、このような従来方式の問題点を解消した高性
能なＣＨＰメモリアクセス制御方式を提供しようとする
ものである。The present invention aims to provide a high-performance CHP memory access control method that solves the problems of the conventional method.
ｃ問題点を解決するための手段］
第１図は本発明のＣＨＰのメモリアクセス制御方式の原
理ブロック図を示す。c. Means for Solving Problem] FIG. 1 shows a principle block diagram of the CHP memory access control system of the present invention.
第１図において、１１，１□、−、ｉｎはｎ個のＣＨＰ
アクセスポートであり、２はｍ段のＣＨＰキューである
。In Figure 1, 11,1□,-,in is n CHP
It is an access port, and 2 is an m-stage CHP queue.
３はＣＨＰプレボートであり、ＣＨＰからのアクセス要
求信号およびアドレスが入力されている。3 is a CHP prevote, into which an access request signal and address from the CHP are input.
ＣＨＰプレポート３の出力は、直接各ＣＨＰアクセスポ
ート１１．１２．・−，１ｎへ接続されるものと、ｍ段
のＣＨＰキュー２を経由して各ＣＨＰアクセスポート１
＋、 １２．−・−＋ ｔｏへ接続されるものとに
分岐される。The output of CHP Prereport 3 is directly sent to each CHP access port 11.12. -, 1n, and each CHP access port 1 via m-stage CHP queue 2.
+, 12. −・−+ It is branched into those connected to to.
各ＣＨＰアクセスポート１ ＋、 １２．−、 Ｉ
ｎの出力は、優先選択回路４に入力され、優先度の高い
ものから順に、１サイクルごとにアドレス・パイプライ
ン５へ入力される。Each CHP access port 1+, 12. -, I
The output of n is input to the priority selection circuit 4, and is input to the address pipeline 5 every cycle in descending order of priority.
ＣＨＰとＭＣＵとの間に高優先度フラグを設け、ＣＨＰ
プレポート３の出力は、原則として高優先度フラグ「オ
ン」のものは、直接各ＣＨＰアクセスポート１ ＋、
１２．・−・ 、Ｉｎ変換セットされ、高優先度フラグ
「オフ」のものはＣＨＰキュー２に入力される。A high priority flag is set between the CHP and the MCU, and the CHP
As a general rule, the output of preview 3 is for those with the high priority flag "on", which are directly sent to each CHP access port 1 +,
12. ..., In conversion is set, and those whose high priority flag is "off" are input to the CHP queue 2.
図示してないが、アドレスポートに対応して、書込みデ
ータのために、アドレスポートと同様なｎ個のＣＨＰ書
込みデータレジスタと、ｍ段のＣＨＰ書込みデータ・キ
ューと、優先選択回路の選択と同期して選択するセレク
タとから成る回路が必要である。Although not shown, corresponding to the address port, for write data, n CHP write data registers similar to the address port, m stages of CHP write data queue, and selection and synchronization of a priority selection circuit are provided. A circuit consisting of a selector and a selector is required.
［作用〕
上記構成により、ＣＨＰアクセスポートの数を増加する
ことなく、高度の優先選択処理を行うことができる。[Operation] With the above configuration, high priority selection processing can be performed without increasing the number of CHP access ports.
高優先度フラグの「オン」、「オフ」により、■ＣＨＰ
７’レポートから直接ＣＨＰアクセスポートか、ＣＨ
Ｐキュー経由かの分岐の選択、■ＣＨＰアクセスポート
へのセット入力としてＣＨＰブレポートからか、ＣＨＰ
キューからかの選択、
■ＣＰＵアクセスポートとＣＨＰアクセスポートとの間
の選択を制御することができる。By turning the high priority flag on or off, ■CHP
7' Directly from the report CHP access port or CH
Selection of branching via P queue, ■ From CHP report as set input to CHP access port, or from CHP
Selection from the queue; ■ Selection between the CPU access port and the CHP access port can be controlled.
また、優先選択回路における優先順位選択を、ＣＨＰキ
ュー２内の有効キューの数によって、ＣＰＵアクセスポ
ートからの要求との間の優先度を変更するように構成す
ることによって、さらに高度の優先選択処理を行うこと
ができる。Further, by configuring the priority selection in the priority selection circuit to change the priority between the request from the CPU access port and the number of valid queues in the CHP queue 2, more advanced priority selection processing can be achieved. It can be performed.
［実施例コ
以下第２図に示す実施例により、本発明をさらに具体的
に説明する。[Example] The present invention will be explained in more detail with reference to an example shown in FIG.
第２図のブロック図は第３図のシステム構成に適用する
よう書いてあり、図において、ＣＰＵ０およびＣＰＵＩ
のためのＣＰＵアクセスポート（８ｏおよび８１）は、
第４図の従来例と全く同一である。The block diagram in Figure 2 is written to apply to the system configuration in Figure 3, and in the diagram, CPU0 and CPU
The CPU access ports (8o and 81) for
This is exactly the same as the conventional example shown in FIG.
ＣＨＰブレボート１（７）、アドレス変換回路（６）、
およびＣＨＰブレポート２（３）も、第４図の従来例と
同様である。CHP Brevoto 1 (7), address conversion circuit (6),
The CHP report 2 (3) is also similar to the conventional example shown in FIG.
ＣＨＰプレボート２（３）の出力は、ＣＨＰアクセスポ
ー） （１１，１２，−、ｉｎ ）へ直接セントされる
経路と、ＣＨＰキュー（２）を経由してＣＨＰアクセス
ポート（１１，１２，−、１ｎ ）へ直接セットされる
経路とに分岐される。The output of CHP Prevot 2 (3) is routed directly to the CHP access port (11,12,−,in), and via the CHP queue (2) to the CHP access port (11,12,−,in). 1n).
ＣＰＵアクセスポート０（８ｏ）およびＣＰＵアクセス
ポート１（８＋）、ならびにＣＨＰアクセスポート１〜
ｎ （１＋、 １２．−−、 Ｉ ｎ ）からのアク
セス要求は、優先処理回路（４）に入力され、優先順位
にしたがって順番に、１サイクルごとにアドレス・パイ
プライン（５）に入力される。CPU access port 0 (8o) and CPU access port 1 (8+), and CHP access port 1~
Access requests from n (1+, 12.--, I n ) are input to the priority processing circuit (4), and are input to the address pipeline (5) in order according to the priority every cycle. .
アドレス・パイプライン（５）のサイクルルジスタ（Ｃ
ＹＣ−１−Ｒ）からＭｓＵヘアクセス要求およびアドレ
スが送出される。アドレス・パイプライン（５）の各段
からは各種の制御信号が出力される。Cycle register (C) of address pipeline (5)
(YC-1-R) sends an access request and address to MsU. Various control signals are output from each stage of the address pipeline (5).
アドレスポートに対応して、書込みデータのために、第
２図（ｂｌに示すように、アドレスポートと同様なｎ個
のＣＨＰ書込みデータレジスタ（１４＋。Corresponding to the address port, for write data, there are n CHP write data registers (14+) similar to the address port, as shown in FIG.
１４ｚ、−・・、 １２ｎ ）と、ｍ段のＣＨＰ書込み
データ・キュー（１５）と、優先選択回路（４）の選択
と同期して選択するセレクタ（１１）と、書込みデータ
・レジスタ （１日）から成る書込みデータポートが設
けられる。14z, -..., 12n), an m-stage CHP write data queue (15), a selector (11) that selects in synchronization with the selection of the priority selection circuit (4), and a write data register (1 day ) is provided.
ＭＳＵから読み出されたフェッチデータは、第２図（Ｃ
１に示すように、セレクタ （１９）により、ＣＰＵ０
．ＣＰＵＩおよびＣＨＰ宛のレジスタ（２１ｏ、 ２１
＋、 ２２）に分離され、それぞれへ出力される。The fetch data read from the MSU is shown in Figure 2 (C
As shown in 1, selector (19) selects CPU0
．． Registers for CPUI and CHP (21o, 21
+, 22) and output to each.
ＣＨＰおよびＭＣ０間に高優先度フラグを設定し、これ
の「オン」、「オフ」によって、例えば次に示すように
制御する。A high priority flag is set between CHP and MC0, and by turning it "on" or "off", control is performed as shown below, for example.
（１）ＣＨＰプレボートにおける制御：■ＣＨＰＣＰＵ
クセスポートでないとき一−ＣＨＰプレボートから空き
のＣＨＰアクセスポートヘセットする。(1) Control in CHP prevoting: ■CHPCPU
If the port is not an access port, set the CHP prevot to an empty CHP access port.
■ＣＨＰアクセスポートが満杯で、且っＣＨＰキューが
満杯でないとき□−
高優先フラグ「オン」−→ＣＨＰプレボートでＣＨＰア
クセス
ポートが空くまで
待つ。■When the CHP access port is full and the CHP queue is not full □ - High priority flag "on" - → Wait until the CHP access port becomes free with CHP prevoting.
高優先フラグ「オフ」−→ＣＨＰキューへ入力する。High priority flag "off" -> Input to CHP queue.
■ＣＨＰＣＰＵクセスポート、且っＣＨＰキューが満杯
のとき□−
ＣＨＰブレポートで、ＣＨＰアクセスポートが満杯で、
且つＣＨＰキューが満杯の条件がなくなるまで待つ。■When the CHPCPU access port and CHP queue are full □- When the CHP access port is full and the CHP queue is full,
And it waits until the CHP queue is no longer full.
（２）ＣＨＰブレポートとＣＨＰキューの優先順位制御
（ＣＨＰプレボートとＣＨＰキューにアクセスが存在す
る場合）：
■ＣＨＰＣＰＵクセスポート２以上□−同時に別々のボ
ートヘセットする。(2) Priority control of CHP prevot and CHP queue (when there is access to CHP prevot and CHP queue): ■ CHPCPU access port 2 or more □ - Set to separate ports at the same time.
■ＣＨＰＣＰＵクセスポート １−−
ＣＨＰブレポート高優先フラグ「オン」−→ＣＨＰＣＰ
Ｕ０ポートされる。■CHPCPU access port 1--CHP report high priority flag "on"-→CHPCP
Ported to U0.
ＣＨＰブレポート高優先フラグ「オフ」−→ＣＨＰキュ
ーが選択される。CHP report high priority flag "off"-> CHP queue is selected.
（３）優先選択回路における優先順位制御：ＣＰＵ０ポ
ート、ＣＰＵＩポート、ＣＨＰボート１〜ｎ間の優先順
位を、次のように制御する。(3) Priority control in the priority selection circuit: The priorities among the CPU0 port, CPUI port, and CHP boats 1 to n are controlled as follows.
■ＣＨＰ−ＭＣＵインタフェースの高１［フラグが「オ
ン」のＣＨＰアクセスポートは最優先処理を行う。■CHP-MCU interface high 1 [CHP access port whose flag is "on" performs top priority processing.
■ＣＨＰキュー内のアクセスの個９ｘが、Ｘ≦ＰＳＴ（
ただし０≦ｐｓｒ≦ｍ）のとき−−ＣＰＵアクセスポー
トの方がＣＨＰアクセスポート１〜ｎより優先する。■The number of accesses in the CHP queue 9x is X≦PST (
However, when 0≦psr≦m), the CPU access port has priority over the CHP access ports 1 to n.
■ＣＨＰキュー内のアクセスの個数Ｘが、Ｘ＞ｐ、
のとき−−
ＣＨＰアクセスポート１〜ｎの方が、ｃｐＵアクセスポ
ートより優先する
このようにして、ｎ個のＣＨＰアクセスポートとｍ段の
ＣＨ’Ｐキューによる構成と、高優先度フラグの設定に
よって、ＣＨＰアクセスポートの数を増加させることな
く、高度の優先選択処理を行うことができる。■If the number of accesses X in the CHP queue is X>p,
-- CHP access ports 1 to n have priority over cpU access ports.In this way, by constructing n CHP access ports and m stages of CH'P queue, and setting the high priority flag. , high priority selection processing can be performed without increasing the number of CHP access ports.
［発明の効果］
以上説明のように本発明によれば、ＣＨＰのアクセスポ
ートの数を増加させずに、ＣＨＰのメモリアクセスの高
度の優先選択処理が可能となり、情報処理システムの処
理効率を向上させる効果はきわめて大きい。[Effects of the Invention] As described above, according to the present invention, it is possible to perform highly preferential selection processing for CHP memory access without increasing the number of CHP access ports, thereby improving the processing efficiency of an information processing system. The effect of this is extremely large.
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図はシステ
ム構成図、
第４図は従来例のブロック図である。
図面において、
１ ＋、 １２．−、 ｉ ｎはＣＨＰアクセスポー
ト、２はＣＨＰキュー、
３はＣＨＰプレボート（２）、
４は優先選択回路、
５はアドレス・パイプライン、
６はアドレス変換回路、７はＣＨＰブレボー１−１．８
ｏ、８＋はＣＰＵアクセスポート、
９ｏ、９＋ はインタフェース回路、
１０ｏ、１０＋はＣＰＵブレポート、
１１、１９はセレクタ回路、
１２ｏ、１２＋はＣＰＵストアデータ・アクセスポート
、１３ｏ、１３＋はＣＰＵストアデータ・プレポート、
１４１．１４ｚ、−，１４ｎはＣＨＰストアデータ・ア
クセスポー１・、
１５はＣＨＰストアデータ・キュー、
１６はＣＨＰプレポート２．
１７はＣＨＰプレボート１．
１８はストアデータ・レジスタ、
２０、２ｉｏ、２１＋、 ２２はレジスタ、ネｊト叩の
原理ブ°■・ンフ昭
茅 １ 閣
ＰＬＩFIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, FIG. 3 is a system configuration diagram, and FIG. 4 is a block diagram of a conventional example. In the drawings: 1 +, 12. -, in is the CHP access port, 2 is the CHP queue, 3 is the CHP prevote (2), 4 is the priority selection circuit, 5 is the address pipeline, 6 is the address translation circuit, 7 is the CHP bravo 1-1.8
o, 8+ are CPU access ports, 9o, 9+ are interface circuits, 10o, 10+ are CPU report, 11, 19 are selector circuits, 12o, 12+ are CPU store data access ports, 13o, 13+ are CPU store data ports. report,
141.14z, -, 14n are CHP store data access port 1., 15 is CHP store data queue, 16 is CHP preview 2. 17 is CHP Prevot 1. 18 is the store data register, 20, 2io, 21+, 22 is the register.
Claims (3)
おける、チャネルプロセッサからのメモリアクセス制御
方式であって、 ｎ個のチャネルプロセッサ・アクセスポートと、ｍ段の
チャネルプロセッサ・キューと、チャネルプロセッサ・
プレポートを備え、 該チャネルプロセッサ・プレポートの出力が、直接前記
ｎ個のチャネルプロセッサ・アクセスポートへ接続され
る経路と、前記ｍ段のチャネルプロセッサ・キューを経
由して前記ｎ個のチャネルプロセッサ・アクセスポート
に接続される経路とに分岐するよう構成したことを特徴
とするチャネルプロセッサのメモリアクセス制御方式。(1) A memory access control method from a channel processor in a main memory control unit that controls access to the main memory unit, which includes n channel processor access ports, m-stage channel processor queues, and a channel processor queue. processor/
a path through which an output of the channel processor preview is directly connected to the n channel processor access ports, and a path through which the output of the channel processor preview is directly connected to the n channel processor access ports, and via the m-stage channel processor queue. - A memory access control method for a channel processor characterized by being configured to branch into a path connected to an access port.
優先度フラグを備え、 上記チャネルプロセッサ・プレポート若しくは上記チャ
ネルプロセッサ・キューから上記チャネルプロセッサ・
アクセスポートへセットする際の優先度を、該高優先度
フラグにより制御するよう構成したことを特徴とする特
許請求の範囲第１項記載のチャネルプロセッサのメモリ
アクセス制御方式。(2) A high priority flag is provided between the channel processor and the main memory control unit, and the channel processor
2. The memory access control method for a channel processor according to claim 1, wherein the priority level set to the access port is controlled by the high priority flag.
プロセッサ・ポート以外のアクセス・ポートとの優先度
を、上記チャネルプロセッサ・キューの個数により変更
するよう構成したことを特徴とする特許請求の範囲第１
項記載のチャネルプロセッサのメモリアクセス制御方式
。(3) The first aspect of the present invention is characterized in that the priority of the channel processor port and access ports other than the channel processor port is changed depending on the number of the channel processor queues.
Memory access control method for channel processors described in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207543A JP2643116B2 (en) | 1985-09-19 | 1985-09-19 | Main memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207543A JP2643116B2 (en) | 1985-09-19 | 1985-09-19 | Main memory controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267647A true JPS6267647A (en) | 1987-03-27 |
| JP2643116B2 JP2643116B2 (en) | 1997-08-20 |
Family
ID=16541468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207543A Expired - Lifetime JP2643116B2 (en) | 1985-09-19 | 1985-09-19 | Main memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643116B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197610A (en) * | 1992-01-23 | 1993-08-06 | Fujitsu Ltd | Main memory preport control system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225430A (en) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | Channel processing unit |
| JPS6057441A (en) * | 1983-09-08 | 1985-04-03 | Fujitsu Ltd | Cue control system |
-
1985
- 1985-09-19 JP JP60207543A patent/JP2643116B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225430A (en) * | 1983-06-07 | 1984-12-18 | Fujitsu Ltd | Channel processing unit |
| JPS6057441A (en) * | 1983-09-08 | 1985-04-03 | Fujitsu Ltd | Cue control system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197610A (en) * | 1992-01-23 | 1993-08-06 | Fujitsu Ltd | Main memory preport control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643116B2 (en) | 1997-08-20 |
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