JPS6265515A - Adaptive digital filter - Google Patents

Abstract

PURPOSE:To quicken the converging speed of each parameter by providing a control circuit applying adaptive control to a parameter belonging to a basic section of a basic block and a control circuit to apply adaptive control to a parameter belonging to a primary noncyclic digital filter. CONSTITUTION:The 1st and 2nd parameter control circuits 114a, 114b are provided, which are connected individually to the basic blocks 68a-68n, 70 respectively and applying adaptive control to the parameter of the block at each basic block. Then, the control circuit 114a applies parameters ai, bi deciding the location of the pole to parameter multiplication circuits 82, 86, 88, 94 and the control circuit 114b applies parameters pi, qi deciding the location of the zero to parameter multiplication circuits 98, 101. The adaptive control is applied to the parameters pi, qi during a prescribed period from the 1st to the Kth basic blocks and then the parameters ai, bi are adjusted to repeat the two stages of operations alternately.

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は適応型ディジタルフィルタに関する。[Detailed description of the invention] (Industrial application field) The present invention relates to an adaptive digital filter.

（従来のｆ支術） 最近、ティジタル信号処理技術の急速なｉ１！歩に伴っ
てディジタルフィルタの研究及び実用化が進められてい
る。なかでも適応型ディジタルフィルタ（（Ａｄａｐｔ
ｉｖｅ　Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ）以Ｆ、巾にＡ
ＤＦと称する）はその適用範囲の広さから特に注目を東
めている。ＡＤＦの代表的な応用例として、ＡＤＦを適
用してシステム同定を行う場合がある。システム同定と
は、ある未知システムの入出力データを基にしてシステ
ムの未知パラメータを推足することである。(Conventional f branch) Recently, digital signal processing technology has rapidly increased i1! Research and practical application of digital filters are progressing with the advancement of technology. Among them, adaptive digital filters ((Adapt
ive Digital Filter) F, width A
(referred to as DF) is attracting particular attention because of its wide range of applications. A typical application example of ADF is to perform system identification by applying ADF. System identification means estimating the unknown parameters of a certain unknown system based on its input/output data.

第３図はシステム同定の概略を説明するための図であり
、同図において、１０は未知システム、１２はこれに対
し並列接続したＡＤＦであり、入力端子１４におけるｘ
（ｋ）は未知システム１０及びＡＤＦへの入力、ｙ（ｋ
）は未知システム１０の出力。FIG. 3 is a diagram for explaining the outline of system identification. In the figure, 10 is an unknown system, 12 is an ADF connected in parallel to this, and x at the input terminal 14.
(k) is the input to the unknown system 10 and ADF, y(k
) is the output of unknown system 10.

△ ｙ　（ｋ）はＡＤＦの出力、出力端ｆ１８におけるｅ　
（ｋ）は合成回路１８　テｌｔｌ力ｙ（ｋ）から出力ｙ
　（ｋ）を減算して得られる推定ｒ１差である。これら
の信号は時刻ｋにおける信号である。また、Ｈ（ｚ）を
未知システムの伝達関数とし、Ｍ　（Ｚ）をＡＤＦの伝
達関数とする。△ y (k) is the output of the ADF, e at the output terminal f18
(k) is the output y from the synthesis circuit 18 teltl force y(k)
This is the estimated r1 difference obtained by subtracting (k). These signals are the signals at time k. Also, let H(z) be the transfer function of the unknown system, and let M(Z) be the transfer function of the ADF.

図示の回路構成において、例えば、評価関数Ｊ　−（ｅ
（ｋ）　ｌ　’　　（Ｊ　＝　１ｅ（ｋ）　ｌ　’　を
用いることもある。−（パー）は時間平均化操作を示す
）がＯとなれば、未知システムの伝達関数Ｈ（ｚ）とＡ
ＤＦの伝達関数Ａ　＜ｚ＞とが等しいとみなすことが由
来る。すなわち、未知システムのパラメータがＡＤＦに
より正しく推足されていると考えられる。In the illustrated circuit configuration, for example, the evaluation function J − (e
(k) l' (J = 1e(k) l' may be used. - (par) indicates time averaging operation) becomes O, then the transfer functions H(z) and A of the unknown system
This is because the transfer function A<z> of DF is considered to be equal. In other words, it is considered that the parameters of the unknown system are correctly estimated by the ADF.

ＡＤＦのシステム同定への具体的な応用例として、エコ
ーキャンセラがある４例えば、最近注目されている電子
会議システムにおいては、第４図に示すように、　・方
の会場のマイクロホン２０ａから伝送路２２ａを経て他
方の会場のスピーカ２４ａへ至る信号経路と、他方の会
場のマイクロホン２０ｂから伝送路２２ｂを経て一万の
会場のスピーカ２４ｂへ至る信号経路とがあり、各会場
内でのマイクロホン及びスピーカ（２０ａ　と２４ｂ　
；　２４ａ　と２０ｂ）間でＹ￥響内的結合生じハウリ
ングが発生し、通話が困難となることがある。このよう
なハウリング防１ト用としてエコーキャンセラが適用さ
れ、ＡＤＦ２６ａ及び２６ｂをマイクロホ７２０ａ　、
２０ｂとスピーカ２４ｂ、２４ａとの間に合成回路２８
ａ、２８ｂと合せて設けて同定を行うことが…米る。An example of a specific application of ADF to system identification is an echo canceller4.For example, in an electronic conference system that has recently been attracting attention, as shown in Figure 4, There is a signal path that goes from the microphone 20b of the other venue to the speaker 24a of the other venue via the transmission line 22b, and a signal route that goes from the microphone 20b of the other venue to the speaker 24b of the ten thousand venues. 20a and 24b
; Howling may occur between 24a and 20b) due to internal coupling, making it difficult to communicate. An echo canceller is used to prevent such howling, and the ADFs 26a and 26b are connected to the microphotograph 720a,
A synthesis circuit 28 is provided between the speaker 20b and the speakers 24b and 24a.
It is possible to perform identification by providing it together with a and 28b.

次に、エコーキャンセラのＡＤＦとして従来より検討さ
れている代表例の回路構成を第５図〜第７図に示しこれ
につき簡単に説明する 第５図はＦＩＲ型ＡＤＦと称せられる未知システムの伝
達関数Ｈ（ｚ）をＡＤＦの伝達関数のパラメータ別　（
ｉ＝０．１．−・−Ｎ）を適当に調整して推定する０図
において、３０はサンプリング周期の一周期分だけ遅延
させるための中位遅延素子であり、複数個直列に接続さ
せである。３２は入力端ｆ１４及び各中位′ｌ！延素ｆ
の出力端ｆ−と加算回路３４との間にそれぞれ接続した
パラメータａ１　の乗算回路、３８は加算回路３４の出
力端ｆ従ってＡＤＦの出力端ｆ゛である。しかしながら
、Ｌ述したような電子会議システムにこのようなＦＩＲ
構成を適用する場合には、所要のパラメータ数Ｐ＝Ｎ＋
１は＋０３−１０’個程度となってしまい、これがため
、回路規模、消費電力共に非常に大きくなり、実用的で
なくなる。従って、少ないパラメータ数で未知システム
の伝達関数Ｈ（ｚ）が推定出来る第６図及び第７図に示
すような構成のＩＩＲ型ＡＤＦの適用が検討されている
。Next, Figures 5 to 7 show the circuit configurations of typical examples that have been conventionally considered as ADFs for echo cancellers, and briefly explain them. Figure 5 shows the transfer function of an unknown system called an FIR type ADF. H(z) by parameter of ADF transfer function (
i=0.1. -.--N) is estimated by appropriately adjusting. In the figure, 30 is a medium delay element for delaying by one period of the sampling period, and a plurality of them are connected in series. 32 is the input end f14 and each intermediate 'l! extension f
A multiplier circuit 38 for parameter a1 is connected between the output terminal f- of the adder circuit 34 and the adder circuit 34, and 38 is the output terminal f of the adder circuit 34 and therefore the output terminal f' of the ADF. However, such an FIR occurs in the electronic conference system as described above.
When applying the configuration, the required number of parameters P=N+
The number of 1s becomes approximately +03-10', which makes the circuit scale and power consumption extremely large, making it impractical. Therefore, the application of IIR type ADFs having configurations as shown in FIGS. 6 and 7, which can estimate the transfer function H(z) of an unknown system with a small number of parameters, is being considered.

第６図の構成では・、ＡＤＦの伝達関数はであり、第７
図のＡＤＦの伝ｉ！関数はであ６．ｆｆ１６図−ｃはパ
ラメータ＆１（ｉ＝ｏ　、ｌ　。In the configuration shown in Fig. 6, the transfer function of the ADF is, and the seventh
The story of the ADF in the diagram! The function is6. ff16 diagram-c is the parameter &1 (i=o, l.

・・・Ｎ）、ｂｉ（１＝１．・す・Ｍ）を適応的にｊＡ
！ＩＷＬ、また第７因ではパラメータ会（ｉ＝０゜１、
・・・Ｎ）、ｂよ１．ｔ１□　い＝ｌ、・・・Ｋ）を適
応的に調整し２それぞれＨ（ｚ）を推定するようになし
ている。ＩＩＲ構成は、第６図及び第７図共に、パラメ
ータａｉ　を調整する前段の構成は＄５図と同様な構成
となっており、従って同一符号を付して示しであるが、
パラメータｂｉ１．ｂｉ２　　を！１ｇ幣する後段の構
成が４いに異なる構成となっている。第６図の場合には
、後段は前段の加算回路３４の出力を久方とする加算回
路３８と、この出力端を従ってＡＤＦの出力端子４０と
。...N), bi(1=1.・S・M) adaptively jA
! IWL, and the seventh cause is a parameter association (i=0゜1,
...N), byo1. t1□ = l, . . . K) are adjusted adaptively to estimate H(z) respectively. In both FIGS. 6 and 7, the IIR configuration has the same configuration as the previous stage for adjusting the parameter ai as in FIG.
Parameter bi1. bi2! The structure of the latter stage, which weighs 1 gram, has four different structures. In the case of FIG. 6, the latter stage is an adder circuit 38 whose output is the output of the adder circuit 34 in the previous stage, and this output terminal is therefore the output terminal 40 of the ADF.

この出力端子から順次に直列接続されている巾位遅速素
ｆ４２と、各中位遅延素子４２のｊｌ力にパラメータｂ
ｉ　　をそれぞれ乗算して加算回路３８に並列的に供給
するための乗算回路４４とから構成されている。・方、
第７図の後段は加算回路３４の出力が加えられる合成回
路４６→単位ｄ延素ｆ４８→中位遅延素ｐ５０−パラメ
ータＪ　２３ｒ！算回路５２−合成回路５４→合成回路
４Ｂに至る閉回路と、中位遅延Ｘｆ４Ｂの出力にパラメ
ータｔ１１を乗算して合成回路５４に加えるための５９
算回路５Ｇとからなる中位回路を前段の加算回路３４の
出力端ｆとＡＤＦの出力端Ｆ５Ｂとの間に複数段直列に
接続した構成となっている。A parameter b is applied to the jl force of the width slow element f42 and each intermediate delay element 42 which are connected in series from this output terminal.
i, respectively, and a multiplier circuit 44 for supplying the resultant products to the adder circuit 38 in parallel. ·direction,
The latter stage in FIG. 7 is a synthesis circuit 46 to which the output of the adder circuit 34 is added → unit d delay element f48 → intermediate delay element p50 - parameter J 23r! A closed circuit from calculation circuit 52 to synthesis circuit 54 to synthesis circuit 4B, and 59 for multiplying the output of intermediate delay Xf4B by parameter t11 and adding it to synthesis circuit 54.
The configuration is such that a plurality of intermediate circuits each consisting of an arithmetic circuit 5G are connected in series between the output end f of the adder circuit 34 in the previous stage and the output end F5B of the ADF.

このＩＩＲ構成は（２）及び（３）式から明らかなよう
に、その分母多項式の根が２平面上の単位円ｒの外に存
在する場合にはＡＤＦは不安定な状態にある。As is clear from equations (2) and (3), in this IIR configuration, if the roots of the denominator polynomial exist outside the unit circle r on two planes, the ADF is in an unstable state.

このような状態を回避し、常にＡＤＦを安定に動作させ
るためには、安定性判別のための演算が必要となる。第
６図の構成では、安定性判別は（２）式かられかるよう
に、Ｍ次の代数方程式の根を求めることであり、Ｍが大
きくなると処理時間及び＠算回路の規模の点で実現が困
難である。In order to avoid such a situation and always operate the ADF stably, calculations for determining stability are required. In the configuration shown in Figure 6, stability determination is to find the root of an M-order algebraic equation, as seen from equation (2), and as M becomes larger, it is realized in terms of processing time and scale of the arithmetic circuit. is difficult.

そこで２通常は、安定性判別の容易な第７図の構成が用
いられる。この構成では、（３）式かられかるように、
縦続接続されているに個の２次区間について各々その分
母の２次方程式の根が平面Ｌの中位円ｒ内に存在してい
るかどうかを判別することになる。Therefore, the configuration shown in FIG. 7, which allows easy stability determination, is usually used. In this configuration, as can be seen from equation (3),
For each of the cascade-connected quadratic sections, it is determined whether the root of the quadratic equation of the denominator exists within the median circle r of the plane L.

第５図のＦＩＲ型ＡＤＦに対し、第６図及び第７図の様
なＩＩＲ型ＡＤＦを用いることにより、所要のハード規
模の削減は可能であるが、パラメータ間の相関が極めて
強く、パラ−メタ偵が最適なイ１に収束する速度（以後
、推定速度と称する）が極端に遅い場合があり、大きな
問題点となっている。Although it is possible to reduce the required hardware scale by using IIR type ADFs like those shown in Figures 6 and 7 in place of the FIR type ADF shown in Figure 5, the correlation between parameters is extremely strong. The speed at which the meta-detector converges to the optimal A1 (hereinafter referred to as the estimated speed) may be extremely slow, which is a major problem.

（発明が解決しようとする問題点） Ｌ述した説明から明らかなように、従来のＩＩＲ型ＡＤ
Ｆにおいては、適応的に調整すべき各パラメータ間に強
い相関が存在するため、８パラメータが最適ｆｎに収束
するための速度が遅いという欠点があった。(Problems to be solved by the invention) As is clear from the above explanation, the conventional IIR type AD
In F, there is a strong correlation between each parameter to be adaptively adjusted, so there is a drawback that the speed at which the eight parameters converge to the optimum fn is slow.

この発明の目的は、ヒ述した従来の技術的問題点を除去
し、推定速度の速いＩＩＲ型ＡＤＦを提供することを目
的とする。An object of the present invention is to eliminate the above-mentioned conventional technical problems and to provide an IIR type ADF with high estimation speed.

この目的の達成を図るめ、この出願に係る発明者等が種
々検討したところ、発明者等が先に提案した文献記載の
直交関数型ディジタルフィルタの場合には、フィルタの
伝達関数のパラメータをフィルタを構成する基本ブロッ
ク毎に独立して尾いに相関無く制ｕ４…米ることを発見
した。以Ｆ、この点につき第８図を参照して説明する。In order to achieve this objective, the inventors of this application conducted various studies and found that in the case of the orthogonal function type digital filter previously proposed by the inventors and described in the literature, the parameters of the filter's transfer function are We discovered that each basic block constituting the U4 can be controlled independently and without any correlation. Hereinafter, this point will be explained with reference to FIG.

第８図は、必要な直交関数型ディジタルフィルタを示す
回路構成図である。同図において、まず、２次巡回型回
路８０及び２次非巡回型回路６２から成る基本区間６４
と、１次非巡回型回路Ｂ６とから成る基本ブロックを、
複数段Ｈａ〜６８ｎ、順次に縦続接続し、最終段７０と
して１次非巡回型回路を接続し、これらの各段８８ａ〜
８８ｎ及び７０の出力を加算回路７２で加算して出力さ
せる４１１１造となっている。これら各回路６０．８２
．８８はそれぞれディジタルフィルタを構成している。FIG. 8 is a circuit diagram showing the necessary orthogonal function type digital filter. In the figure, first, a basic section 64 consisting of a secondary cyclic circuit 80 and a secondary acyclic circuit 62 is shown.
and a primary acyclic circuit B6,
A plurality of stages Ha~68n are sequentially connected in cascade, and a primary acyclic circuit is connected as the final stage 70, and each of these stages 88a~
It has a 4111 structure in which the outputs of 88n and 70 are added by an adder circuit 72 and output. Each of these circuits 60.82
．． Each of 88 constitutes a digital filter.

この場合、２次巡回型回路６０と２次非巡回型回路６２
とを縦続接続してあり、２次巡回型回路６０の極のＺモ
面１ｚの中位用「に関する鏡像の位置に２次−ＩＩ巡回
η１回路６２の零点を配置し、この２つの回路を縦続に
接続し、ノ、ｌ！ｉ木−間６４を構成している。そして
、１次非巡回型回路６６は各基本区間８４において、２
次巡回型回路６０と２次非巡回型回路６２との間に接続
している。In this case, the secondary cyclic circuit 60 and the secondary acyclic circuit 62
These two circuits are connected in cascade, and the zero point of the second-order cyclic circuit 60 is placed at the mirror image position of the middle position of the Z plane 1z of the pole of the second-order cyclic circuit 60. They are connected in cascade to form a ノ, l!i tree-interval 64.The primary acyclic circuit 66 has two
It is connected between the next cyclic circuit 60 and the second acyclic circuit 62.

基本ブロックＢ８ａの２次巡回型回路６０は入力端ｆ−
７４に接続した第一合成回路７６→直列に接続した第・
及び第−巾位遅延素１’−７８及び８０→第一・パラメ
ータｂ１乗算回路８２→第一合成回路８４→第一合成回
路７６の閉回路と、第・及び第−中位遅延回路の接続点
と第二合成回路８４との間に接続した第・パラメータａ
１乗算回路８６とから成っている。The secondary cyclic circuit 60 of the basic block B8a has an input terminal f-
74 connected to the first composite circuit 76→the first composite circuit 76 connected in series
and -th width delay element 1'-78 and 80 -> first parameter b1 multiplication circuit 82 -> first synthesis circuit 84 -> connection of the closed circuit of the first synthesis circuit 76 and the -th and -th intermediate delay circuits The first parameter a connected between the point and the second synthesis circuit 84
1 multiplication circuit 86.

２次非巡回型回路６２はパラメータｂｌ　乗算回路８８
→第正合成回路９０の直列回路と、これに並列に接続さ
れ第・及び第二中位遅延素子７８及び８０→第四合成回
路９２→第五合成回路９０に至る回路と、第−及び第−
中位ｄ延素ｆ−７８及び８０の接続点と第四合成回路９
２との間に接続した第゛、パラメータａ１乗算回路９４
とから成っている。The secondary acyclic circuit 62 has a parameter bl multiplier circuit 88
→ the series circuit of the first positive synthesis circuit 90, the first and second intermediate delay elements 78 and 80 connected in parallel thereto → the fourth synthesis circuit 92 → the circuit leading to the fifth synthesis circuit 90, the negative and second intermediate delay elements 78 and 80, −
Connection point of intermediate d-element f-78 and 80 and fourth composite circuit 9
Parameter a1 multiplier circuit 94 connected between
It consists of.

１次Ｊ１巡回型回路６６は第　合成回路７６、第一中＋
ｙ　＊　ｉ＝素ｒ７８及び第一ハラメータ’ｔｚ東ＴＩ
ｉ路８Ｂの間の接続点と加算回路７２との間に接続され
、この回路６６を第一ミ中位Ｈ延素ｆ９Ｂ、パラメータ
９１乗算回路９８及び第ｔ「合成回路＋００の直列回路
と、第三中位遅ｌ！：累ｆ−９６の入力を争１倍して第
Ｔ１合成回路１００に加えるためのパラメータＰ１乗算
回路＋０１　とから成っている。The primary J1 cyclic circuit 66 is the 1st composite circuit 76, the 1st middle +
y*i=element r78 and first harameter'tz east TI
It is connected between the connection point between the i path 8B and the adder circuit 72, and connects this circuit 66 with a series circuit of the first mi intermediate H element f9B, the parameter 91 multiplier circuit 98, and the tth "synthesizing circuit +00," 3rd intermediate delay l!: consists of a parameter P1 multiplier circuit +01 for multiplying the input of the cumulative f-96 by 1 and applying it to the T1 synthesis circuit 100.

この構成において、第・、第三及び第６合成回路７６、
９０．　Ｔ００は加算器として機能し、第三及び第四合
成回路８４．９２は減′Ｂ器として機能している。In this configuration, the first, third and sixth combining circuits 76,
90. T00 functions as an adder, and the third and fourth combining circuits 84 and 92 function as subtractors.

各基本ブロック８８ａ〜７０は構成が同一または類似し
ているので、第・段［Ｉの基本ブロック８８ａの構成に
つき説明し、他の段は説明を省略するが、各段において
はパラメータはその段のパラメータを乗算するようにな
っている。また最終段７０は２次非巡回型回路６２を省
略した構成となっている。Since each of the basic blocks 88a to 70 has the same or similar configuration, the configuration of the basic block 88a in the first stage [I will be explained, and the explanation of the other stages will be omitted. It is designed to multiply the parameters of . Furthermore, the final stage 70 has a configuration in which the secondary acyclic circuit 62 is omitted.

この構成では、各基本区間８８ａ〜６８ｎ　、７０に接
続される１次非巡回型回路６６の出力ｕｌ（ｋ）〜ｕｋ
（ｋ　）の和ｙ　（ｋ）がこのディジタルフィルタの出
力となる。従って、このフィルタの伝達関数Ｈ（ｚ）は となる、ここで、 としている、Ｔ１（Ｚ）の逆ｚ’ｉｌ換をφ１（ｋ）と
すると、前述した文献に開示されている事項から類推ｌ
ｔ１来るように、 ψ、（ｋ）ψ１＋＋（ｋ）−’／’、（ｋ−１）　へ’
１ｌｌ（ｋ）−−ψ、（ｋ）〜！１１、（１ｔ−＋）　
　ψ、（ｋ−１）ｑＨ，、（ｋ−、＋）　　−。In this configuration, the outputs ul(k) to uk of the primary acyclic circuit 66 connected to each basic section 88a to 68n and 70
The sum y (k) of (k) becomes the output of this digital filter. Therefore, the transfer function H(z) of this filter is as follows.If the inverse z'il transformation of T1(Z) is φ1(k), it can be deduced by analogy from the matters disclosed in the above-mentioned literature. l
As t1 comes, ψ, (k) ψ1++ (k)-'/', (k-1) to'
1ll(k)−−ψ,(k)~! 11, (1t-+)
ψ, (k-1)qH,, (k-, +) −.

（ただし］＼ｎ＋　） ・・５） が成存する。すなわち、第ｉ基本ブロック中のノ々ラメ
ータＰ、、ｑ　　を係数とする乗算回路への人力は他の
基本ブロック中の対応する入力とＩＬいに直交している
。この直交関数型テイジタルフィルタのｆｆｌ力ｙ　（
ｋ）は である、これをＡＤＦとして用いる場合には、第ヘヘヘ ８図中における乗算回路の係数１ａｉｒ　ｂ、、　ｐよ
。(However]\n+)...5) exists. In other words, the input power to the multiplication circuit whose coefficients are the non-parameters P, , q in the i-th basic block is IL orthogonal to the corresponding inputs in the other basic blocks. The ffl power y (
k) is, and when this is used as an ADF, the coefficients 1air b,, p of the multiplier circuit in Figure 8 are as follows.

ｑ４（ｉ＝１．２．・・−１Ｋ）を可変パラメータとし
、外部から各パラメータを調節出来るようにし、未知シ
ステムの出力をｙ　（ｋ）とすると、未知システムに対
する推定誤差ｅ（ｋ）Ｉｆｅ（ｋ）　−ｙ（ｋ）　−９
（ｋ）　　　　　　　　　　　　ｆ７１として表わされ
る。未知システムに対する「■交関数型ＡＤＦの近似の
良さを評価する関ｆｉＪとしてｊｔｔ定１ｒ１差ｅ（ｋ
）の２乗’ｔ’均ｆｌｎＪ　　　＋　Ｕ（ｋ）　＋２（
ｓｌ を用いる。ｌＦＩ交関数型ＡＤＦへの入力ｘ（ｋ）が白
色信号のような無相関な信１）の場合、（８ン式のφ□
（ｋ）についてもψｊ（ｋ）について成存する（５）式
と同様なことがいえる。すなわち。If q4 (i = 1.2...-1K) is a variable parameter, each parameter can be adjusted from the outside, and the output of the unknown system is y (k), the estimation error for the unknown system is e (k) Ife (k) −y(k) −9
(k) Expressed as f71. jtt constant 1r1 difference e(k
) squared 't' averageflnJ + U(k) +2(
Use sl. When the input x(k) to the lFI cross function type ADF is an uncorrelated signal 1) such as a white signal, (8-type φ□
The same thing can be said about (k) as the equation (5) that exists for ψj(k). Namely.

・・（９） （９）式を考慮すると、評価関数Ｊは Ｊ　＝　ｆｅｌ（ｋ）ｌ”＋−十（ｅＫ（ｋ）ｌ’−（
Ｋ−１）ｙ（ｋ）’　　　　（１０ａ）＋！、（１０Ｖ
（ｋ）ＩＧ、　φ、（＋＜）（ｒｌ、　φ、（ｋ−１）
ｌ　　　　　　　　（ｌｎｂ）である、従って、各ｔｅ
、（ｋ）ｌ・″を最小とすれば、Ｊもまた最小となる。...(9) Considering equation (9), the evaluation function J is J = fel(k)l''+-ten(eK(k)l'-(
K-1)y(k)' (10a)+! , (10V
(k) IG, φ, (+<)(rl, φ, (k-1)
l (lnb), therefore each te
, (k)l·″ is minimized, then J is also minimized.

このことは、未知システムに対し基本ブロック毎にｑ二
いに独ｔにその２乗平均誤差（ｅよ（ｋ）＋７　を最小
とするようにパラメータ１１．ｂよ、θ１．虱　　を調
整すればよいことを、低味している。This can be seen by adjusting parameters 11.b and θ1.虱 so as to minimize the root mean square error (e, (k) + 7) for each basic block of the unknown system. A good thing, but a low taste.

（問題点を解決するためのｆ段） 従って、この発明においては、２次巡回型ディジタルフ
ィルタと、その極の２平面りの単位円に関する鏡像の位
置に零点を有する２次非巡回型ディジタルフィルタを縦
続接続して構成した７１本区間を複数段縦統接続し、そ
の最終段の基本区間を２次巡回型ディジタルフィルタで
構成し、各基本区間の２次巡回型ディジタルフィルタと
２次非巡回型ディジタルフィルタとの間に各々１次の非
巡回型ディジタルフィルタを接続し、各１次の非巡回型
ディジタルフィルタの出力和が出力となるように構成し
た直交関数型ＡＤＦにおいて、・つの基本区間とこれに
接続された１次の非巡回型ディジタルフィルタとよりな
る基本ブロック毎にそれぞれ設けられ、このＪ、（本ブ
ロックの基本区間に屈するパラメータを適応制御するた
めの第・パラメータ制御回路及びこの基本ブロックの１
次（７）　；１１巡回型ディジタルフィルタに属するパ
ラメータを適応制御するための第一パラメータ制御回路
を具えることを特徴とする。(F stage for solving the problem) Therefore, in the present invention, a second-order recursive digital filter and a second-order acyclic digital filter having zero points at mirror image positions with respect to the unit circle on two planes of the poles thereof are used. The 71 sections are connected in cascade in multiple stages, and the final stage basic section is made up of a second-order cyclic digital filter, and the second-order cyclic digital filter and second-order acyclic digital filter of each basic section are connected in cascade. In an orthogonal function type ADF configured such that a first-order acyclic digital filter is connected between each first-order acyclic digital filter and the output is the sum of the outputs of each first-order acyclic digital filter, and a first-order acyclic digital filter connected to the basic block. Basic block 1
Next (7); It is characterized by comprising a first parameter control circuit for adaptively controlling parameters belonging to the 11-cycle digital filter.

この発明の実施に当り、第・パラメータ制御回路は、極
の位置を決定するパラメータを、最急降ｒ法等の山登り
法により、　一定期間、逐次適応制御し、 第二パラメータ制御回路は、零点の位置を決定するパラ
メータを、このパラメータと、ある一定期間の未知シス
テムの出力信号と、このパラメータの値を係数とする１
次非巡回型ディジタルフィルタの乗算回路への入力信号
とにより得られる連立・次方程式を解くことにより、当
該パラメータの最適イ１を得るように制御するように構
成するのが好適である。In carrying out this invention, the first parameter control circuit sequentially adaptively controls the parameters for determining the position of the pole for a certain period of time using a hill climbing method such as the steepest descent r method, and the second parameter control circuit adaptively controls the parameters that determine the position of the pole for a certain period of time. The parameter that determines the position of
It is preferable that the control is performed so as to obtain the optimum value of the parameter by solving simultaneous equations obtained by the input signal to the multiplier circuit of the multiplier circuit of the acyclic digital filter.

さらに、この発明の＆７適実施例によれば、極の位置を
決定するパラメータの制御と、零点の位置を決定するパ
ラメータの制御とを，ある一定期間毎に交り，に、繰り
返し行うように構成する。Furthermore, according to the &7 preferred embodiment of the present invention, the control of the parameter that determines the position of the pole and the control of the parameter that determines the position of the zero point are alternately performed at certain fixed period intervals and are repeated. Configure.

（作用） このように構成すれば，各基本区間のパラメータを対応
する第・パラメータ制御回路によって。(Operation) With this configuration, the parameters of each basic section can be controlled by the corresponding first parameter control circuit.

また、各１次非巡回型ディジタルフィルタのパラメータ
を対応する第ニーパラメータ制御回路によって、独立的
にそれぞれ最適な方法で繰り返し適応制御出来るので、
各パラメータの収束速度は速く、従って、エコーキャン
セラの適応ディジタルフィルタに適用することが出来る
。In addition, the parameters of each first-order acyclic digital filter can be repeatedly and adaptively controlled independently and in an optimal manner by the corresponding second parameter control circuit.
The convergence speed of each parameter is fast, so it can be applied to an adaptive digital filter of an echo canceller.

（実施例） 以ｒ．図面を参照して，この発明の実施例につき説明す
る．尚、第８図に示した構成成分と同様な機能を有する
構成成分については同一の符号を付して示し、その詳細
な説明を省略する。(Example) Below r. Embodiments of this invention will be described with reference to the drawings. Components having the same functions as those shown in FIG. 8 are denoted by the same reference numerals, and detailed explanation thereof will be omitted.

第１図はこの発明の・実施例を示す構成図である。！７
Ｓ１図に示す実施例では、この発明のＡＤＦを用いて未
知システムの同定を打うように構成した例を示す、同図
において、７ＪＳＢ図に示した直交関数型ディジタルフ
ィルタの各パラメータを調整出来るようにした構成を直
交関数型ＡＤＦとし、これを１１０で示し、未知システ
ムを１１２で示す。FIG. 1 is a block diagram showing an embodiment of the present invention. ! 7
The embodiment shown in Figure S1 shows an example configured to identify an unknown system using the ADF of the present invention.In the same figure, each parameter of the orthogonal function digital filter shown in Figure 7JSB can be adjusted. This configuration is referred to as an orthogonal function type ADF, which is indicated by 110, and the unknown system is indicated by 112.

この発明によれば、この直交関数型ＡＤＦの各基本ブロ
ック６８ａ〜８８ｎ　、　７０にそれぞれ個別に接続さ
れ、基本ブロック毎にそのブロックのパラメータを適応
制御する第・及び第一パラメータ制御回路＋＋４ａ、＋
１４ｂを具えている。これら第・及び第二パラメータ制
御回路１１４ａ、＋１４ｂは各段の基本ブロック毎に同
・の構成及び機能を有するので、第・番目の基本ブロッ
ク８８ａにつき説明し、他の段の第・及び第一パラメー
タ制御回路１１４ａ、ｌ１４ｂについてはその説明を省
略する。According to the present invention, the first and second parameter control circuits ++4a, ++ are individually connected to each of the basic blocks 68a to 88n, 70 of the orthogonal function type ADF, and adaptively control the parameters of the block for each basic block.
14b. These 1st and 2nd parameter control circuits 114a and 14b have the same configuration and function for each basic block in each stage. Description of the parameter control circuits 114a and 114b will be omitted.

第一パラメータ制御回路＋＋４ａに、入力として、未知
システム１１２からのｙ　（ｋ）と、■次非運回型回路
６６の出力信号ｕ、（ｋ）とを供給し、これら信号から
次に制御用の調整パラメータ旦　及びｂｌ（８１の位置
を決にするパラメータ）をそれぞれパラメータ乗算回路
８２．８Ｂ、８８．９４に供給するように構成する。The first parameter control circuit ++4a is supplied with y (k) from the unknown system 112 and the output signals u and (k) of the second non-operational circuit 66 as inputs, and from these signals, the next control The adjustment parameters dan and bl (parameters that determine the position of 81) are supplied to parameter multiplication circuits 82.8B and 88.94, respectively.

第一パラメータ制御回路１１４ｂに、その入力として、
未知システム１１２からのｙ（ｋ）と、２次巡回型回路
６０及び２次非巡回型回路６２との間から生じ１次非巡
回型回路６６に供給される信号φ（ｋ）と、この信号φ
（ｋ）を中位遅延素ｐ９６を経て得られる信号φ（ｋ−
１）とを供給し、これら信号から次の制御用の調整パラ
メータｐ　　、ｑ　　（零点の位置を決足するパラメー
タ）をそれぞれのパラメータ乗算回路９８、ｌｏｔに供
給するように構成する。As an input to the first parameter control circuit 114b,
y(k) from the unknown system 112, the signal φ(k) generated between the secondary cyclic circuit 60 and the secondary acyclic circuit 62 and supplied to the primary acyclic circuit 66, and this signal. φ
signal φ(k−
1), and from these signals, adjustment parameters p 1 and q (parameters determining the position of the zero point) for the next control are supplied to respective parameter multiplication circuits 98 and lot.

次に、この第−及び第二パラメータ制御回路１１４ａ、
１１４ｂの構成につき説明する。Next, this first and second parameter control circuit 114a,
The configuration of 114b will be explained.

今、第１番目の基本ブロックを適応制御している状態を
考える。この基本ブロックでは、評価関数Ｊ１　　とし
て前述の（１０ｂ）式で示される誤差の２乗モ均値を用
いる。Now, consider a state in which the first basic block is being adaptively controlled. In this basic block, the square mean value of the error expressed by the above-mentioned equation (10b) is used as the evaluation function J1.

Ｊ１□　１ａ４（ｋＮ２（ＩＩ） この（１１）式を最小にするパラメータｔｅ　ａ□ｌ　
宅、ｊｐ□、ｑよ　は次式の連を方程式の解として求ま
る。J1□ 1a4(kN2(II) Parameter te a□l that minimizes this equation (11)
House, jp□, qyo can be found by solving the following equations.

これら式における傾きは次式の様になる。The slope in these equations is as shown in the following equation.

・・　（ｔａＣ） ここで、　Ｘ　（ｚ）はフィルタへの入力ｘ（ｋ）の２
変換を示す０式（１２ａ）〜（＋２ｄ）から理解出来る
ように、パラメータＱ、［□　に関しては線形方程式に
なっていない、従って、ａ工、ｂエ　の適応制御につい
ては次式で示される最急降下法を用いる。... (taC) Here, X (z) is 2 of the input x(k) to the filter
As can be understood from equations (12a) to (+2d) showing the conversion, the parameters Q and [□ are not linear equations. Use the steep descent method.

これら式において、パラメータ値の右肩の（υ）はその
パラメータをυ回更新（調整）した後の企、９　を示し
、αは１回の更新量を決める係数である。In these equations, (υ) on the right side of the parameter value indicates the value after updating (adjusting) the parameter υ times, and α is a coefficient that determines the amount of one update.

これに対し、（１２ｃ）　、　（１２ｄ）は式（１３ｃ
）及び（１３ｄ）よりわかるように、パラメータＰよＩ
ＱＩについては線形方程式になっている。すなわち。On the other hand, (12c) and (12d) are expressed as (13c)
) and (13d), the parameters P and I
QI is a linear equation. Namely.

（１２ｃ）及び（＋２６）を展開整理すると、次式とな
る。When (12c) and (+26) are expanded and rearranged, the following equation is obtained.

この（１５）式より、パラメータＰ、、ｑｉ　　はとな
る、　（１６）式を展開整理すると、Ｐよ＋４１　　は
次式の様になる。From this equation (15), the parameters P,, qi become as follows. Expanding and rearranging equation (16), P +41 becomes as shown in the following equation.

’　　　　　　　　　　　　　　　（１？ａ）ｐｌ−Ｉ
ＦＩ　”　２２’ｌ　’１２・９２）”　　’　　ＩＦ
Ｉ　　”１２”１”１ｌ１９２１ここで１行列Ｆは であり、 である、つまり、パラメータ値工９ｑ□　は（＋？ａ）
〜（１７ｄ）式により一意的に求めることが出来る。'(1?a)pl-I
FI "22'l '12・92)"'IF
I ``12''1''1l1921Here, 1 matrix F is and , That is, the parameter value 9q□ is (+?a)
It can be uniquely determined by equation (17d).

従って、第１番目の基本ブロックの適応制御時における
第一・パラメータ制御回路１１４ａ及び第二パラメータ
制御回路１１４ｂはＷＳ２図（Ａ）及び（Ｂ）に示すよ
うな構成となる。Therefore, the first parameter control circuit 114a and the second parameter control circuit 114b at the time of adaptive control of the first basic block have configurations as shown in WS2 diagrams (A) and (B).

第一パラメータ制御回路ｆ　１４ａは第２図（Ａ）に示
すような構造となっている。入力端子１２Ｑａ。The first parameter control circuit f14a has a structure as shown in FIG. 2(A). Input terminal 12Qa.

１２０ｂには、信号ｙ　（ｋ）及び町（ｋ）をそれぞれ
供給し１合成回路１２２において、信号ｙ　（ｋ）から
ｕｌ（ｋ）を減算してノ、（本ブロックにおける推定誤
差ｅよ（ｋ）を１（する、ぎらに、信号ｕ、（ｋ）を合
成回路１２４に供給する。この合成回路＋２４の出力を
一つの直列に接続した中位〃延素ｆ　１２Ｇ及び１２８
、パラメータ剪（１′）乗算回路１３０、合成回路（こ
の場合、減算回路）１３２を経て、合成回路＋２４に戻
し、信号ｕ、（ｋ）と戻って米だ信号とを加算した信号
を生ずるように構成する。また、一つり中位遅延素子１
２Ｂ及び１２８間の接続点と合成Ａ（′）乗算回路１３
４ 回路＋３２との間にパテメータａｉ を設け、中位遅延素子１２Ｂの出力にパラメータ公（′
）を乗算した後４合成回路１３２においてこの信号とパ
ラメータＱ、（′）乗算回路１３０からの出力との差を
取るように構成する。120b is supplied with the signals y (k) and Machi (k), and the 1 synthesis circuit 122 subtracts ul (k) from the signal y (k), and then calculates the estimation error e in this block by (k). ) is 1(, then the signal u, (k) is supplied to the combining circuit 124. The output of this combining circuit +24 is connected in series to form a medium-order extension element f 12G and 128.
, the parameter pruning (1') is passed through the multiplication circuit 130, the synthesis circuit (in this case, the subtraction circuit) 132, and then returned to the synthesis circuit +24 to generate a signal that is the sum of the signals u and (k) and the returned signal. Configure. In addition, one medium delay element 1
Connection point between 2B and 128 and composite A(') multiplication circuit 13
4 A parameter ai is provided between the circuit +32 and the parameter common ('
), and then the 4 synthesis circuit 132 calculates the difference between this signal and the parameter Q (') output from the multiplication circuit 130.

さらに、単位遅延素−）１２Ｅｌの出力に推定誤差ｅ１
（ｋ　）を乗算する乗算回路１３６ａ、パラメータα乗
算回路１３８ａ、パラメータ会□（′）合成回路１４０
ａを経て出力させ、次の調整用のパラメータａ、　（′
＋　１　）を形成するように構成する。同様に、中位遅
延素子＋２８の出力を対応する経路中に設けられた乗算
回路１３６ｂ、パラメータα乗算回路１３８ｂ、パラメ
ータＣＩ（′）合成回路１４０ｂを経て用カさせ次の調
整用のパラメータＪ（′ｌｌ、、形成するように構成す
る。Furthermore, the estimation error e1 is added to the output of the unit delay element -)12El.
(k) multiplication circuit 136a, parameter α multiplication circuit 138a, parameter group □(') synthesis circuit 140
a, and the next adjustment parameter a, ('
+1). Similarly, the output of the intermediate delay element +28 is used via the multiplication circuit 136b, parameter α multiplication circuit 138b, and parameter CI(') synthesis circuit 140b provided in the corresponding path, and is used for the next adjustment parameter J( 'll,, is configured to form.

次に、第一パラメータ制御回路＋＋４ｂの構成につき説
明する。第２図（Ｂ）に示す＠算回路１４２は前述の式
（１７ａ）〜（＋７ｄ）の演算を行う回路であり、その
入力端ｆ　１４４ａ　−１４４ｃには１成算巡回型回路
６６への入力信号φ（ｋ）、この回路６６内の、適比制
御されるパラメータを係数とする乗算回路９８への入力
信号φ（ｋ−１）及びある未知システムへの入力信号ｙ
（ｋ）をそれぞれ供給し、その出力端＋　１４８ａ、＋
４８ｂカらは調整ハラメータｐ、＋ｑをそれぞれ出力す
る。このｙＩ算回路１４２はこれらパラメータ及び各信
号により得られる連立−・次方程式を解くことによりパ
ラメータの最適値を計算するように構成されており、通
常の電子回路技術を用いて容易に作製することが出×る
。Next, the configuration of the first parameter control circuit ++4b will be explained. The @ calculation circuit 142 shown in FIG. A signal φ(k), an input signal φ(k-1) to a multiplier circuit 98 in this circuit 66 whose coefficient is a parameter controlled by an appropriate ratio, and an input signal y to an unknown system.
(k) respectively, and its output terminals +148a, +
48b output adjustment harameters p and +q, respectively. This yI calculating circuit 142 is configured to calculate the optimum value of the parameter by solving simultaneous equations obtained by these parameters and each signal, and can be easily manufactured using ordinary electronic circuit technology. comes out.

Δ　（ν１１）　　へ　（ν奢１）　　△（し１１）こ
の場合、パラメータａ□　　”ｌ　　　”Ｉ’Ａ（１′
（１）は現時点までの更新により得られたイ１であり、
それぞれ更新時にＲＡＭ（図示せず）に記ｔａされて、
必要に応じて各乗算回路にＲＡＭから呼び出して各合成
回路及び乗算回路で利用出来るように構成しである。ま
た、パラメータαもＲＡＭまたは専用のメモリに予め偵
を表にして記憶しておき４調整毎に適当な偵を取り出し
て利用出来るように構成しである。これらの構成自体は
同等特殊な構成ではなく通常の如く形成することが出来
る。Δ (ν11) to (ν奢1) △(shi11) In this case, the parameter a□ ”l ”I'A(1'
(1) is i1 obtained by updating up to the present time,
Each is written in RAM (not shown) at the time of update,
The configuration is such that it can be called from the RAM to each multiplier circuit and used by each synthesis circuit and multiplier circuit as needed. Further, the parameter α is also configured such that the curves are stored in advance in a table in the RAM or a dedicated memory, and an appropriate curve can be taken out and used every four adjustments. These structures themselves are not equivalent special structures, but can be formed as usual.

このようにして得られた出力パラメータ鉱（′Ｂ）剪（
川）、　、□（川）、　Ｑ□（川）を直交関数型ＡＤＦ
の各基本ブロック毎に対応するそれぞれのパラメータ乗
算回路にゲえて乗算を行い、しかも　Ｑ、、Ｑ工の逐次
適応制御と、　　ｐ、ｑ　　の最適値の適応制御とをあ
る一定期間毎に交〃に繰り返し行い、パラメータを収束
させることが出来る。The output parameters obtained in this way ('B) shear (
(river), , □ (river), Q□ (river) using orthogonal function type ADF
Multiplying is carried out in each parameter multiplier circuit corresponding to each basic block, and the sequential adaptive control of Q, , Q and the adaptive control of the optimal values of p and q are alternated at certain intervals. It is possible to repeatedly perform this process to converge the parameters.

この発明では、パラメータが収束したかどうかの判断は
必要がなく、従って、入力信号ｘ（ｋ）に対し常にＩｉ
！応状態にある。In this invention, it is not necessary to judge whether the parameters have converged, and therefore, for the input signal x(k), Ii is always
! in a state of response.

は、時間モ均を省略しているが、周知の通り、この場合
でもαのイ１を適当に選ぶことによりパラメータの（＃
Ｔａ、、ｂ□　を収束させることが出来る。omits the time constant, but as is well known, even in this case, by appropriately selecting i1 of α, the parameter (#
It is possible to converge Ta, , b□.

このように、この発明の直交関数型ＡＤＦによれば、適
応制御を各基本ブロック毎に独立して行っているが、各
基本ブロックがＷいに独立しているので、全ての基本ブ
ロックに対しモ行して同時に適応制御を行う通常の場合
と同・のイ１に各パラメータを収束させることが出来る
。In this way, according to the orthogonal function type ADF of the present invention, adaptive control is performed independently for each basic block, but since each basic block is very independent, It is possible to converge each parameter to the same level as in the normal case where adaptive control is performed at the same time.

次に、具体的な＃Ｊ　ｇ４手順につき説明する。Next, the specific #J g4 procedure will be explained.

先ず、第２図（Ｂ）の回路を用いて、第一・番目の基本
ブロックから第に番目の基本ブロックまである一足期間
、８基本ブロックのパラメータ令、。First, using the circuit shown in FIG. 2(B), a parameter order of 8 basic blocks is established for a certain period from the first basic block to the second basic block.

ｑ　　（１＝１．２．−拳・Ｋ）について適応制御■ を行う。Adaptive control for q (1=1.2.-fist/K)■ I do.

次に、第一・番目の基本ブロックから第に番目の基本ブ
ロックまでパラメーター〇、ζｉ　（ｉ＝１゜２、・拳
・Ｋ）につき第２図（Ａ）の制御回路を用いである・Ｔ
期間調整を行う。Next, from the first basic block to the second basic block, the control circuit shown in Fig. 2 (A) is used for parameters 〇 and ζi (i=1゜2,・fist・K)・T
Perform period adjustment.

Ｌ記の２段階の操作を交ｑに繰り返す、このようにして
、人力信号の状況変化に応じて常にｉａ応制御が行われ
る。In this way, the two-step operation described in L is repeated alternately, and ia-responsive control is always performed in response to changes in the situation of the human input signal.

（発明の効果） Ｌ述した説明からも明らかなように、この発明の適応型
ディジタルフィルタによれば、直交関数型ＡＤＦにおい
て、各基本ブロック毎に、かつ。(Effects of the Invention) As is clear from the above description, according to the adaptive digital filter of the present invention, in the orthogonal function type ADF, for each basic block, and.

零点の位置を決定するパラメータ及び極の位置を決定す
るパラメータ毎に、それぞれに適した方法で適応制御を
独立して繰り返し実行することが出来るので、パテメー
タの収束速度が速い、従って、この発明の適応ディジタ
ルフィルタはエコーキャンセラのＡＤＦとして適用して
特に好適である。Since adaptive control can be independently and repeatedly executed in a method suitable for each parameter that determines the position of the zero point and the parameter that determines the position of the pole, the convergence speed of the parameter meter is fast. Adaptive digital filters are particularly suitable for application as ADFs in echo cancellers.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の適応型ディジタルフィルタ（ＡＤＦ
）の一実施例を示す回路構成図、第２図（Ａ）及び（Ｂ
）はこの発明のｒ要構成部である第−及び第一パラメー
タ制御回路の−・実施例をそれぞれ示す回路構成図。 ７ＪＳ３図はＡＤＦによる未知システムの同定を説１５
１するための説明図。 第４図はスピーカとマイクロホンとの間のｇ　Ｔｆｌ結
合で生じるハウリング防１１−用エコーキャンセラの説
明図、 第５図は従来のＦＩＲ型ＡＤＦの構成図、第６図及び第
７図は従来のＩＩＲ型ＡＤＦの構成図、 第８図はこの発明が適用される従来の直交関数型ディジ
タルフィルタの構成図である。 ６０・・・２次巡回型回路、　６２・・・２次非巡回型
回路６４・・・基本区間、　　　　６６・・・１次非巡
回型回路６８ａ〜Ｕｎ・・・基本ブロックの各段７０・
・・基本ブロックの最終段 ７２・・・加算回路、　　　　７４・・・入力端ｆ７Ｂ
・・・第・合成回路、　　７８・・・第・巾位遅延素ｆ
８０・・・第−巾位遅延素ｆ ８２・・・第一パラメータｂ１乗算回路８４・・・第一
合成回路 ８６・・・第・パラメータ４１東算回路８８・・・第一
パラメータｂ１乗算回路９０・・・第三合成回路、９２
・・・第四合成回路９４・・・第°、パラメーター１乗
算回路９６・・・第三巾位遅延素ｆ゛ ９８・・・パラメータ４１東算回路 １００・・・第６合成回路 ＋０１・・・パラメータ４１東算回路 ＋１０・・・直交関数型ディジタルフィルタ１１２・・
・未知システム １１４・・・パラメータ制御回路 １２０ａ、１２０ｂ、＋４４ａ　、　１４４ｂ−λ力端
ｆ１２２．１２４，１３２，１４０ａ、　Ｉ４４ｂ・−
合成回路１２６　、１２８・・・中位遅延素Ｌ １３０．１３４，１３８ａ、＋３８ｂ、１３８ａ、　１
３８ｂ−・・乗算回路。 手続補正書 昭和６１年７月２２日FIG. 1 shows an adaptive digital filter (ADF) of the present invention.
), a circuit configuration diagram showing an example of FIG. 2 (A) and (B).
) are circuit configuration diagrams respectively showing embodiments of the second and first parameter control circuits which are essential components of the present invention. Figure 7JS3 explains the identification of unknown systems using ADF15
Explanatory diagram for 1. Fig. 4 is an explanatory diagram of an echo canceller for preventing howling caused by gTfl coupling between a speaker and a microphone, Fig. 5 is a configuration diagram of a conventional FIR type ADF, and Figs. 6 and 7 are diagrams of conventional echo cancellers. FIG. 8 is a block diagram of a conventional orthogonal function type digital filter to which the present invention is applied. 60...Second order cyclic circuit, 62...Second order acyclic circuit 64...Basic section, 66...First order acyclic circuit 68a to Un...Each stage 70 of the basic block.
...Final stage of basic block 72...addition circuit, 74...input end f7B
. . . th synthesis circuit, 78 . . . th width delay element f
80...-th width delay element f 82... first parameter b1 multiplication circuit 84... first synthesis circuit 86... th parameter 41 east calculation circuit 88... first parameter b1 multiplication circuit 90...Third synthesis circuit, 92
. . . Fourth synthesis circuit 94 .・Parameter 41 Tosan circuit + 10...Orthogonal function type digital filter 112...
・Unknown system 114...Parameter control circuit 120a, 120b, +44a, 144b-λ force end f122.124, 132, 140a, I44b・-
Synthesizing circuits 126, 128... medium delay element L 130.134, 138a, +38b, 138a, 1
38b--multiplying circuit. Procedural amendment July 22, 1986

Claims (2)

【特許請求の範囲】[Claims] （１）２次巡回型ディジタルフィルタと、その極のｚ平
面上の単位円に関する鏡像の位置に零点を有する２次非
巡回型ディジタルフィルタを縦続接続して構成した基本
区間を複数段縦続接続し、その最終段の基本区間を２次
巡回型ディジタルフィルタで構成し、各基本区間の２次
巡回型ディジタルフィルタと２次非巡回型ディジタルフ
ィルタとの間に一つの１次の非巡回型ディジタルフィル
タをそれぞれ接続し、各１次の非巡回型ディジタルフィ
ルタの出力和が出力となるように構成した適応型ディジ
タルフィルタにおいて、 一つの基本区間とこれに接続された１次の非巡回型ディ
ジタルフィルタとよりなる基本ブロック毎にそれぞれ設
けられ、該基本ブロックの基本区間に属するパラメータ
を適応制御するための第一パラメータ制御回路及び該基
本ブロックの１次の非巡回型ディジタルフィルタに属す
るパラメータを適応制御するための第二パラメータ制御
回路を具えることを特徴とする適応型ディジタルフィル
タ。(1) Multi-stage cascade connection of basic sections constructed by cascade-connecting a second-order recursive digital filter and a second-order acyclic digital filter having a zero point at a mirror image position of the pole of the unit circle on the z-plane. , the final stage basic section is composed of a second-order cyclic digital filter, and one first-order acyclic digital filter is provided between the second-order cyclic digital filter and the second-order acyclic digital filter in each basic section. In an adaptive digital filter configured such that the output is the sum of the outputs of each first-order acyclic digital filter, one basic interval and the first-order acyclic digital filter connected to it are connected. A first parameter control circuit is provided for each basic block consisting of a first parameter control circuit for adaptively controlling parameters belonging to the basic interval of the basic block, and adaptively controlling parameters belonging to a first-order acyclic digital filter of the basic block. An adaptive digital filter comprising a second parameter control circuit for controlling the adaptive digital filter. （２）第一パラメータ制御回路は、極の位置を決定する
パラメータを、最急降下法等の山登り法により、一定期
間、逐次適応制御し、 第二パラメータ制御回路は、零点の位置を決定するパラ
メータを、該パラメータと、ある一定期間の未知システ
ムの出力信号と、該パラメータの値を係数とする１次非
巡回型ディジタルフィルタの乗算回路への入力信号とに
より得られる連立一次方程式を解くことにより、当該パ
ラメータの最適値を得るように制御し、 前記極の位置を決定するパラメータの制御と、前記零点
の位置を決定するパラメータの制御と、を、ある一定期
間毎に交互に、繰り返し行うように構成したことを特徴
とする特許請求の範囲第１項記載の適応型ディジタルフ
ィルタ。(2) The first parameter control circuit sequentially adaptively controls the parameters that determine the position of the pole for a certain period of time using a hill climbing method such as the steepest descent method, and the second parameter control circuit adaptively controls the parameters that determine the position of the zero point. by solving simultaneous linear equations obtained by the parameter, the output signal of the unknown system for a certain period of time, and the input signal to the multiplier circuit of a first-order acyclic digital filter whose coefficient is the value of the parameter. , the parameter is controlled to obtain the optimum value of the parameter, and the control of the parameter that determines the position of the pole and the control of the parameter that determines the position of the zero point are alternately and repeatedly performed every certain period of time. The adaptive digital filter according to claim 1, characterized in that the adaptive digital filter is configured as follows.