JPS6265375A - Semiconductor thin-film transistor and display device provided with it - Google Patents
Semiconductor thin-film transistor and display device provided with itInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高性能な半導体薄膜トランジスタ及びそれを用
いた表示装置に関するものである・〔従来技術〕
従来の透明ガラス基板上の薄膜トランジスタの構造を第
μ図〜第6図に示す。第μ図は平面図、第3図はA。A
0/方向の断面図、第6図はB、 B、’方向の断面図
である。図中lは、透明ガラス基板、λはチャンネル領
域を形成するシリコン薄膜に代表される半導体層、3は
ソース電極、≠はゲート電極、jはドレイン電極、6は
ゲート絶縁膜である。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a high-performance semiconductor thin film transistor and a display device using the same. [Prior Art] The structure of a conventional thin film transistor on a transparent glass substrate is It is shown in μ diagram to FIG. 6. Figure μ is a plan view, and Figure 3 is A. A
0/ direction, and FIG. 6 is a sectional view in the B, B,' directions. In the figure, l is a transparent glass substrate, λ is a semiconductor layer typified by a silicon thin film forming a channel region, 3 is a source electrode, ≠ is a gate electrode, j is a drain electrode, and 6 is a gate insulating film.
このように1従来の薄膜トランジスタは透明ガラス基板
の平担な主面上に形成されておシ、実効的なチャンネル
幅は、半導体薄膜の幅(W)に一致していた。このため
、トランジスタの相互コンダクタンス(fm)を高める
為にはチャンネル幅(W)を増大させる必要があり、こ
の場合は、平面寸法の増大を伴い、高密度化には適さな
かった。As described above, a conventional thin film transistor is formed on the flat main surface of a transparent glass substrate, and the effective channel width matches the width (W) of the semiconductor thin film. Therefore, in order to increase the mutual conductance (fm) of the transistor, it is necessary to increase the channel width (W), and in this case, the planar dimension increases, making it unsuitable for high density.
一方、半導体薄膜トランジスタの主たる応用面は、第2
図に示すような表示素子(例えば液晶セル)を駆動する
ように、同一透明基板上に表示素子とトランジスタを集
積してなる平面形表示パネル装置としての応用である。On the other hand, the main application of semiconductor thin film transistors is the second
This is an application as a flat display panel device in which a display element and a transistor are integrated on the same transparent substrate to drive a display element (for example, a liquid crystal cell) as shown in the figure.
第り図は平面形表示パネル装置の等価回路図、第1O図
は表示パネル装置の一画素分の具体的構成を示す平面図
であシ、20は液晶表示素子駆動用の薄膜トランジスタ
1.23は液晶表示素子、21I−は走査線、2jは信
号線、27は基準線である。液晶表示素子23の一方の
電極は薄膜トランジスタ、20のドレインまたはソース
のいずれか一方と接続され、他方の電極は基準線コアと
接続されている。Figure 2 is an equivalent circuit diagram of a flat display panel device, Figure 1O is a plan view showing the specific configuration of one pixel of the display panel device, and 20 is a thin film transistor 1.23 for driving a liquid crystal display element. A liquid crystal display element, 21I- is a scanning line, 2j is a signal line, and 27 is a reference line. One electrode of the liquid crystal display element 23 is connected to either the drain or the source of the thin film transistor 20, and the other electrode is connected to the reference line core.
以上の構成において、走査線2≠に薄膜トランジスタ2
0がオンとなるような電圧が印加されると、薄膜トラン
ジスタλOがオンに転じ、液晶表示素子27Kt圧が印
加される。なお、第70図に、第2図で示した平面形表
示パネルの画素分の具体的平面構成図を示す。但し基準
線27等は省略しである。In the above configuration, the thin film transistor 2 is connected to the scanning line 2≠.
When a voltage that turns on the thin film transistor λO is applied, the thin film transistor λO turns on, and a pressure of Kt is applied to the liquid crystal display element 27. Note that FIG. 70 shows a specific plan configuration diagram of pixels of the flat display panel shown in FIG. 2. However, the reference line 27 and the like are omitted.
従来のこのような平面形表示パネル装置においては、そ
れに用いられる薄膜トランジスタに要求される諸性能は
厳しいものではなく、例えば相互コンダクタンスについ
ても、実装密度から規定される程度の低い値で十分であ
つた。その理由はトランジスタが駆動すべき表示素子が
液晶素子の場の相互コンダクタンス(fm)は低いもの
でも十分であった。In such conventional flat display panel devices, the various performances required of the thin film transistors used therein were not strict; for example, for mutual conductance, a low value determined by the packaging density was sufficient. . The reason for this is that it is sufficient that the display element to be driven by the transistor is a liquid crystal element with a low field mutual conductance (fm).
更に、液晶素子の場合には、電源を切っても分子配向が
長時間維持されるという一種のメモリ効果があるため、
後述する第1/、第72図で示すBL素子を用いた平面
形表示パネル装置の場合と異なり、第2図に示した様に
、1個の薄膜トランジスタと液晶素子の組合せによシ、
一画素が構成されておシ、薄膜トランジスタの平面寸法
が表示装置の実装密度に与える影響は少なかった。かか
る観点から、従来は高い相互コンダクタンス値を有し、
かつ高密度実装が可能である半導体薄膜トランジスタは
必要性が低く、従って提案されたものはなかった。Furthermore, in the case of liquid crystal elements, there is a kind of memory effect in which the molecular orientation is maintained for a long time even when the power is turned off.
Unlike the case of a flat display panel device using a BL element shown in FIGS. 1 and 72, which will be described later, as shown in FIG.
Since one pixel was configured, the planar dimensions of the thin film transistor had little effect on the mounting density of the display device. From this point of view, conventional materials have a high mutual conductance value,
There is little need for semiconductor thin film transistors that can be mounted at high density, and therefore no one has been proposed.
ところが、上述の液晶素子を用いた平面形表示パネル装
置は、液晶を用いている為応答速度及び:2/トラスト
が低く、又外部光源を必要とするなど高性能表示パネル
装置として適さないためエレクトロルミネッセンス素子
(EL*子)を表示素子として利用し丸いという要求が
高まってきた。ここで、薄膜半導体トランジスタで液晶
素子及びEL素子を駆動する場合に、トランジスタに要
求される条件を代表的な場合について比較すると表−7
のようになる。However, flat display panel devices using the above-mentioned liquid crystal elements have low response speed and low trust because they use liquid crystals, and require an external light source, making them unsuitable for high-performance display panel devices. There has been an increasing demand for luminescent elements (EL* elements) to be round when used as display elements. Here, when driving a liquid crystal element and an EL element with a thin film semiconductor transistor, the conditions required for the transistor are compared in typical cases in Table 7.
become that way.
上記のとおり、RL素子を駆動の対象とする場合には、
相互コンダクタンス(pm)は約7桁高くする必要があ
る。相互コンダクタンスを高めるKは、半導体層の材質
をアモルファスシリコンからキャリア移動度が大きなポ
リシリコン(多結晶シリコン)K変えることが考えられ
るが、材料の選択のみでは、相互コンダクタンスを1桁
高めることはできず、構造面から相互コンダクタンスを
高めることが必要である。しかしながら、従来構造のま
まで、相互コンダクタンスを高めるには、実装密度(平
面寸法)を犠牲にしてチャンネル幅を広くする構成をと
らざるを得なかった。As mentioned above, when driving the RL element,
The transconductance (pm) needs to be about 7 orders of magnitude higher. K, which increases mutual conductance, can be obtained by changing the material of the semiconductor layer from amorphous silicon to polysilicon (polycrystalline silicon), which has high carrier mobility, but it is not possible to increase mutual conductance by an order of magnitude by selecting the material alone. First, it is necessary to increase mutual conductance from a structural standpoint. However, in order to increase mutual conductance while maintaining the conventional structure, it was necessary to increase the channel width at the expense of packaging density (planar dimensions).
本発明は、かかる従来の欠点゛に鑑み実装密度の低下を
伴わすに相互コンダクタンスを高めた半導体薄膜トラン
ジスタを提供することを目的とする。SUMMARY OF THE INVENTION In view of these conventional drawbacks, it is an object of the present invention to provide a semiconductor thin film transistor with increased mutual conductance while reducing packaging density.
本発明は、絶縁性基板上に形成される半導体薄膜トラン
ジスタにおいて、当該絶縁性基板のチャンネル側主面に
1ソース・ドレイン方向に溝を設け、溝の側面部にも、
ゲート絶縁膜及びゲート電極を形成することを特徴とす
る。The present invention provides a semiconductor thin film transistor formed on an insulating substrate, in which a groove is provided in the main surface on the channel side of the insulating substrate in one source/drain direction, and a side surface of the groove is also provided.
The method is characterized by forming a gate insulating film and a gate electrode.
更に、上記構造の半導体薄膜トランジスタを、高い相互
コンダクタンス(pm)が要求されるエレクトロルミネ
ッセンス(EL)素子の駆動トランジスタとして利用す
ることを特徴とする。従来の半導体薄膜トランジスタと
は、絶縁性基板の主面に1ソース・ドレイン方向の溝を
有している点が最も異なる。Furthermore, the present invention is characterized in that the semiconductor thin film transistor having the above structure is used as a driving transistor for an electroluminescent (EL) element that requires high mutual conductance (pm). The main difference from conventional semiconductor thin film transistors is that the main surface of the insulating substrate has grooves extending in one source/drain direction.
本発明においては、絶縁性基板の主面上にソース・ドレ
イン方向に溝を設け、溝の側面部にもゲート絶縁膜及び
ゲート電極を形成しているので、上記側面部は主面に対
して傾斜もしくは直立しているので1ソース・ドレイン
方向を結ぶ方向に直交する断面の幅、即ち、実効的なチ
ャンネル幅を従来のように主面に平行な構造に比べて増
大でき、しかも、素子の平面寸法は上記側面部を主面に
投影した寸法しか増加しないので、はとんど実装密反を
低下させることがない。In the present invention, a groove is provided in the source/drain direction on the main surface of the insulating substrate, and a gate insulating film and a gate electrode are also formed on the side surfaces of the groove. Because it is tilted or upright, the width of the cross section perpendicular to the direction connecting the source and drain directions, that is, the effective channel width, can be increased compared to the conventional structure parallel to the main surface. Since the planar dimension increases only by the projection of the side surface onto the main surface, the mounting tightness hardly decreases.
即ち、実装密度を低下させることなく、実効的なチャン
ネル幅を増加することができ、従って、相互コンダクタ
ンス値(Pm)を高めることができる。That is, the effective channel width can be increased without reducing the packaging density, and therefore the transconductance value (Pm) can be increased.
第1図は、本発明の薄膜トランジスタの平面構造を説明
する図であシ、第2図は第1図のAA方向の一部(aa
’)の拡大断面図、第3図は第1図のBB 方向の断面
図である。但し、第2図で/4Lで示す斜面と主面のな
す角は垂直も含めて任意の角度で良い。このため、第1
図の平面図においては、斜面の主面上への投影領域は記
載していない。FIG. 1 is a diagram for explaining the planar structure of the thin film transistor of the present invention, and FIG.
'), and FIG. 3 is a sectional view taken in the BB direction of FIG. 1. However, the angle between the slope indicated by /4L in FIG. 2 and the main surface may be any angle including a vertical angle. For this reason, the first
In the plan view of the figure, the projected area of the slope onto the main surface is not shown.
これらの図面において、/はソース・ドレイン方向に溝
を有するガラスに代表される絶縁性基板、λはチャンネ
ル領域を形成するポリシリコン(多結晶シリコy)K代
表される半導体層、3は薄膜トランジスタのソース電極
、弘はゲート電極、夕はドレイン電極、乙は二酸化シリ
コンに代表されるゲート絶縁膜、13は絶縁性基板の主
面、もしくは主面に平行な部分、/≠は絶縁性基板の溝
部の斜面部分を示す。又、Wは溝の幅を、Dは溝の深さ
を示す。In these drawings, / is an insulating substrate typified by glass having grooves in the source/drain direction, λ is a semiconductor layer typified by polysilicon (polycrystalline silicon) K forming a channel region, and 3 is a thin film transistor. The source electrode, Hiroshi is the gate electrode, Y is the drain electrode, B is the gate insulating film represented by silicon dioxide, 13 is the main surface of the insulating substrate or a part parallel to the main surface, /≠ is the groove of the insulating substrate Shows the slope of the area. Further, W indicates the width of the groove, and D indicates the depth of the groove.
このようが構造になっているから、同一平面寸法の半導
体薄膜トランジスタに比べ、斜面l弘に形成されるチャ
ンネル部分を有効に利用できるため実効的なチャンネル
幅が増大し、従って相互コンダクタンスを増大できる。Because of this structure, compared to a semiconductor thin film transistor having the same planar dimensions, the channel portion formed on the sloped surface can be used more effectively, so the effective channel width can be increased, and therefore the mutual conductance can be increased.
ここで、基板主面もしくはこれと平行な部分による薄膜
トランジスタの相互コンダクタンスを(Pm)1とし、
溝部斜面の相互コンダクタンスを(Pm)1とすると、
7本の溝部では相互コンダクタンスは
(’m)= (fmh + 2(rm)Bとなる。Here, the mutual conductance of the thin film transistor due to the main surface of the substrate or a portion parallel to this is defined as (Pm)1,
If the mutual conductance of the groove slope is (Pm)1,
The mutual conductance of the seven grooves is ('m)=(fmh+2(rm)B).
又、溝をn本形成した場合には
(fm)1 = n(Pm)1 + 2n(Pm)sと
なる・溝の斜面が主面に対し、垂直である場合には、上
式の、2n(Pm)1がそのまま従来の溝が存在しない
構造に対する相互コンダクタンスの増加分となる。In addition, when n grooves are formed, (fm)1 = n(Pm)1 + 2n(Pm)s. If the slope of the groove is perpendicular to the main surface, the above equation, 2n(Pm)1 is the increase in mutual conductance compared to the conventional structure without grooves.
一方、第2図に示すごとく、斜面が主面に垂直でない場
合には比較すべき従来構造の(Pm)としては、当該斜
面を主面に投影した寸法によるコンダクタンス値を加え
たものとして比較する必要がある。この場合、斜面の傾
斜角が緩やかであるほど、従来構造とのちがいが少なく
なる。このように1本発明においては溝の寸法、断面形
状は任意であるが、溝の効果をよシ一層顕著に現わすK
は、幅(W)と深さくD)が同程度であるか、又は、深
さくD)が@(W)より大となる条件が好ましい。On the other hand, as shown in Figure 2, when the slope is not perpendicular to the main surface, the conventional structure (Pm) to be compared is calculated by adding the conductance value based on the dimension of the slope projected onto the main surface. There is a need. In this case, the gentler the inclination angle of the slope, the smaller the difference from the conventional structure. In this way, in the present invention, the dimensions and cross-sectional shape of the grooves are arbitrary, but K
It is preferable that the width (W) and the depth D) are approximately the same, or the depth D) is larger than @(W).
次に1このような構造の半導体薄膜トランジスタの製造
方法について説明する。Next, a method for manufacturing a semiconductor thin film transistor having such a structure will be described.
まずはじめに、ガラス基板に代表される絶縁性基板/に
、公知のホトリソグラフィー技術によシ、レジストパタ
ンを形成後、これをマスクとして湿式あるいは乾式エツ
チングを行い、ガラス基板をエツチングして牌を形成す
る。溝の代表的な寸法は、幅(W)はサブミクロン〜/
、0μm程度、深さくD)はサブミクロン〜O1!μm
である。First, a resist pattern is formed on an insulating substrate, typically a glass substrate, using known photolithography technology, and then wet or dry etching is performed using this as a mask to etch the glass substrate and form tiles. do. Typical dimensions of the groove are width (W) from submicron to /
, about 0 μm, depth D) is submicron ~ O1! μm
It is.
次に1チヤンネル領域となる半導体層(2)としてポリ
シリコン(多結晶シリコン)を同じくホトリソグラフィ
ー技術と薄膜形成技術によシ形成する。Next, polysilicon (polycrystalline silicon) is formed as a semiconductor layer (2) which will become one channel region by the same photolithography technique and thin film formation technique.
薄膜形成技術としては減圧OVD 、常圧CvD 又は
電子ビームやスパッタを用いた蒸着のいずれでも可能で
ある。なお、膜厚は0. /〜/、0μm程度である。As a thin film forming technique, any of low pressure OVD, atmospheric pressure CVD, or vapor deposition using an electron beam or sputtering can be used. Note that the film thickness is 0. /~/, about 0 μm.
次にゲート絶縁膜(6)を同様に形成する◎ゲート絶縁
膜の材質としてはSs’、 + 81BN4 + T
a205等の絶R膜である。製法は半導体層(2)の匣
接酸化、又は減圧OVD 、常圧OVD、スパッタ蒸着
のいずれも可能である。なお、膜圧はj00〜3ooo
’h程度である。Next, a gate insulating film (6) is formed in the same way.◎The material of the gate insulating film is Ss', +81BN4+T
It is an absolute R film such as a205. The manufacturing method may be box oxidation of the semiconductor layer (2), low pressure OVD, normal pressure OVD, or sputter deposition. In addition, the membrane pressure is j00~3ooo
It is about 'h.
最後に、同じくホトリソグラフィー技術と蒸着技術によ
シソース・ドレイン・ ゲートの各電極パターンを形成
する。電極の材質としては、アルミニウムが一般的に用
いられ、電子ビーム蒸着や、スパッタ蒸着により形成さ
れる。Finally, the source, drain, and gate electrode patterns are formed using photolithography and vapor deposition techniques. Aluminum is generally used as the material for the electrodes, and is formed by electron beam evaporation or sputter evaporation.
第7図は、このようにして作成した本発明の薄膜トラン
ジスタと従来構造の薄膜トランジスタの相互コンダクタ
ンス値=(fm)を比較したものである。なお、これら
のトランジスタにおいて、チャンネルの平面寸法は70
0μm+チャンネル長は702mであシ、ゲート電圧V
。は2〜3V+ソース・ドレイン電圧■。、は60Vで
ある。又、半導体層はポリシリコン(多結晶シリコン)
を用い、その熱酸化膜(Sin、)を用いた。溝の幅は
0.7μmとじ九。FIG. 7 compares the mutual conductance value (fm) of the thin film transistor of the present invention produced in this way and the thin film transistor of the conventional structure. In addition, in these transistors, the planar dimension of the channel is 70
0 μm + channel length is 702 m, gate voltage V
. is 2~3V + source/drain voltage■. , is 60V. Also, the semiconductor layer is polysilicon (polycrystalline silicon)
was used, and its thermal oxide film (Sin) was used. The width of the groove is 0.7 μm.
又、溝の深さは0.3μmと0. J−μmの2とおシ
について検討し、溝の本数は、それぞれ、20.≠QI
6Q本について実験した。第7図の実験結果から明らか
なように、溝の本数を増加させることによシ、相互コン
ダクタンス値(1m)を増加させることができることが
わかる。又、同図よシサブミクロンオーダーの微細加工
技術を応用して、100μmのチャンネル幅に対して7
00本以上の溝を形成することによシ、容易にPm値を
従来構造に比べて3倍以上にすることが可能であること
がわかる。Also, the depth of the groove is 0.3 μm and 0.3 μm. Considering J-μm 2 and Oshi, the number of grooves is 20. ≠QI
I experimented with 6Q book. As is clear from the experimental results shown in FIG. 7, it is possible to increase the mutual conductance value (1 m) by increasing the number of grooves. In addition, as shown in the same figure, by applying microfabrication technology on the order of submicron, 7
It can be seen that by forming 00 or more grooves, it is possible to easily increase the Pm value to more than three times that of the conventional structure.
又、表示素子駆動用トランジスタとして要求される他の
パラメータについて検討した結果、第r図に示すように
素子耐圧VBDは約1tzvであった。又、ゲート長を
j/mmとした場合及び30μmとした場合についても
実験したが、従来構造とほとんど変わ夛がなかった。Further, as a result of examining other parameters required for a transistor for driving a display element, the element withstand voltage VBD was approximately 1 tzv as shown in FIG. Also, experiments were conducted with the gate length being j/mm and 30 μm, but the results were almost the same as the conventional structure.
更に、トランジスタのOFF時リーク電流を測定した結
果、従来構造とほぼ等しいリーク電流密度(約/ 0
” A/μm)が得られた。以上の結果よシ、本発明の
構造によシ、他の性能を損うことなく、又、実装面積の
増大を伴わずに半導体薄膜トランジスタの相互コンダク
タンスを高めることができることが明らかである。Furthermore, as a result of measuring the leakage current when the transistor is OFF, the leakage current density is almost the same as that of the conventional structure (approximately / 0
According to the above results, the structure of the present invention can increase the mutual conductance of semiconductor thin film transistors without impairing other performances or increasing the mounting area. It is clear that it can be done.
次に第1)図〜第13図によ)、本発明の薄膜トランジ
スタを用いたEL素子を表示素子とする平面形表示パネ
ル装置の実施例を説明する。Next, with reference to FIGS. 1) to 13), an embodiment of a flat display panel device using an EL element using the thin film transistor of the present invention as a display element will be described.
第1/図は、BL索子を用いた平面形表示パネル装置の
一般的な等価回路図である。ここに、20はスイッチン
グ用の薄膜トランジスタ、2/は表示素子駆動用の薄膜
トランジスタ、22は信号電圧保持用の容量、23はE
L表示素子である。2≠は走査線、コjは信号線、2乙
は電源線、27は基準線である。FIG. 1 is a general equivalent circuit diagram of a flat display panel device using BL cables. Here, 20 is a thin film transistor for switching, 2/ is a thin film transistor for driving a display element, 22 is a capacitor for holding a signal voltage, and 23 is an E
It is an L display element. 2≠ is a scanning line, C is a signal line, 2 is a power line, and 27 is a reference line.
又、第1−図を第73図は第1/図で示した平面形表示
パネルの一画素分の構成を示す平面図であり、第1−図
は従来構造の薄膜トランジスタと、表示素子としてEL
素子を用いた場合の代表的平面図を示す。又、第12図
は表示素子としてエレクトロルミネッセンス(EL)素
子を用い、従来構造の薄膜トランジスタを用いて、相互
コンダクタンスを高めるようKした場合の代表的な平面
図を示す。又、第13図は第12図と等しい相互コンダ
クタンス値を達成できる本発明の薄膜トランジスタを用
いた場合のEL素子用平面形表示パネル装置の平面図で
ある。In addition, FIG. 73 is a plan view showing the configuration of one pixel of the flat display panel shown in FIG. 1, and FIG.
A typical plan view when using the element is shown. Further, FIG. 12 shows a typical plan view in the case where an electroluminescent (EL) element is used as a display element, a thin film transistor of a conventional structure is used, and K is adjusted to increase mutual conductance. Further, FIG. 13 is a plan view of a flat display panel device for an EL element using the thin film transistor of the present invention which can achieve a mutual conductance value equal to that of FIG. 12.
第1/図のEL素子を用いた平面形表示パネル装置の等
価回路図を用いて動作を説明する。ここに、コOはスイ
ッチング用の薄膜トランジスタ、2/はBL素子駆動用
の薄膜トランジスタ、22は信号電圧保持用の容量、2
3はEL素子、21Iは走査線、コjは信号線、コtは
電源線、λ7は基準線である。EL素子23の一方の電
極は薄膜トランジスタ21のドレイ/またはソースのい
ずれか一方と接続され、EL素子コ3の他方の電極は電
源線2乙と接続されている。基準線、27は薄膜トラン
ジスタ2/のドレインおよびソースのいずれかセ方と接
続され、かつ、容量22を介して薄膜トランジスタコl
のゲートと接続され、信号線2夕は薄膜トランジスタ、
20のドレイン・ソース間を介して薄膜トランジスタ2
/のゲートと接続され、走査線24!は薄膜トランジス
ター〇のゲートと接続されている。The operation will be explained using an equivalent circuit diagram of a flat display panel device using EL elements shown in FIG. 1. Here, KO is a thin film transistor for switching, 2/ is a thin film transistor for driving a BL element, 22 is a capacitor for holding a signal voltage, and 2 is a thin film transistor for driving a BL element.
3 is an EL element, 21I is a scanning line, Cj is a signal line, Ct is a power supply line, and λ7 is a reference line. One electrode of the EL element 23 is connected to either the drain/source of the thin film transistor 21, and the other electrode of the EL element 3 is connected to the power line 2B. A reference line 27 is connected to either the drain or the source of the thin film transistor 2/, and is connected to the thin film transistor 2 through the capacitor 22.
The signal line 2 is connected to the gate of the thin film transistor,
Thin film transistor 2 is connected between the drain and source of 20.
/ is connected to the gate of scanning line 24! is connected to the gate of thin film transistor 〇.
以上の構成において、−走査線2参へ薄膜トランジスタ
ー〇がオンとなる電圧が印加されると、薄膜トランジス
タコOがオンへ転じ、容量−λが充電されて、これの端
子電圧が信号線λ!の電圧と等しくなシ、薄膜トランジ
スタ2/もオンに転じ、EL素子コ3へ電源線−乙の交
流電圧が印加さ瓢BL素子23が発光する。In the above configuration, when a voltage that turns on the thin film transistor O is applied to the -scanning line 2, the thin film transistor O turns on, the capacitor -λ is charged, and the terminal voltage of the signal line λ! When the voltage is equal to the voltage, the thin film transistor 2/ is also turned on, and the alternating current voltage of the power line -B is applied to the EL element 3, causing the BL element 23 to emit light.
第7λ図は一画素分の平面構成を示し、/Jjンネル幅
は約1)00pにもなる。なお、一画素の開口率は約!
O%であシ、一画素の寸法は約2よ0μmrOJ−20
0μmO1従って表示密度はφ〜j本/籠であった。一
方、本発明により開示した技術により、同一基板の主面
上K、薄膜トランジスタと、容量と、表示素子たるBL
素子が集積されてなる平面形パネル表示装置において、
薄膜トランジスタのチャンネル直下部の絶縁性基板に溝
を設けるととKよシ、薄膜トランジスタの相互コンダク
タンスを、トランジスタの平面寸法を増加させることな
く高めることができるので、そのようなトランジスタを
設ければ、表示装置の実装密度を高めることに効果があ
る。FIG. 7λ shows a planar configuration for one pixel, and the /Jj channel width is about 1)00p. In addition, the aperture ratio of one pixel is approximately!
OJ-20
Therefore, the display density was φ~j pieces/basket. On the other hand, with the technology disclosed by the present invention, K, a thin film transistor, a capacitor, and a BL as a display element can be formed on the main surface of the same substrate.
In a flat panel display device in which elements are integrated,
By providing a groove in the insulating substrate directly below the channel of the thin film transistor, the mutual conductance of the thin film transistor can be increased without increasing the planar dimensions of the transistor. This is effective in increasing the packaging density of devices.
第73図は、第1λ図中の薄膜トランジスタの相互コン
ダクタンス(約/μs)に等しい値を約30μmのチャ
ンネル幅で実現できた例を示すものである。第13図の
場合、一画素分の寸法は約10Oμmo×り02m0で
あシ、従って表示密度は7〜/コ本/鶴となる。このよ
うにして試作したEL表示装置の性能を測定した結果、
実装密度:約70本/ *私 コントラス) 100
: /以上、応答速度:2〜3μs、駆動電圧:約j
OVrms、−画素当シの消費寛カニ約2×/Q Wで
あり高性能。FIG. 73 shows an example in which a value equal to the mutual conductance (about /μs) of the thin film transistor in the first λ diagram can be achieved with a channel width of about 30 μm. In the case of FIG. 13, the size of one pixel is approximately 100 .mu.m.times.02 m0, and therefore the display density is 7.times.10.times.02 m0. As a result of measuring the performance of the EL display device prototyped in this way,
Packaging density: Approximately 70 pieces/ *I contrast) 100
: / or more, response speed: 2 to 3 μs, drive voltage: approx.
OVrms - consumption per pixel is about 2x/QW and has high performance.
高密度なりL表示装置の性能を確認でき、本発明の効果
が実証できた。The performance of the high-density L display device was confirmed, and the effects of the present invention were verified.
以上説明したように、本発明によれば、薄膜トランジス
タ、もしくは薄膜トランジスタと容量と、表示素子とか
らなる平面形表示パネル装置の絶縁性基板の主面に、ソ
ース・ドレイン方向の溝を設けることによ)、実装密度
の低下を伴うことなく、トランジスタの相互コンダクタ
ンスを高めることができる。この結果、電流駆動素子の
ため、その駆動には高い相互コンダクタンスが要求され
るヤエレクトロルミネッセンス(EL)素子を用いた平
面形表示パネル装置に適用することkよシ、ML素子の
高速応答性と高実装密度を両立できる高性能な表示装置
を実現できる。As explained above, according to the present invention, grooves in the source-drain direction are provided in the main surface of the insulating substrate of a flat display panel device consisting of a thin film transistor or a thin film transistor, a capacitor, and a display element. ), the mutual conductance of transistors can be increased without reducing packaging density. As a result, since it is a current-driven element, it is difficult to apply it to a flat display panel device using an electroluminescence (EL) element, which requires high mutual conductance for driving. A high-performance display device that can achieve both high packaging density can be realized.
第1図は本発明にかかる半導体薄膜トランジスタの平面
図、第2図は第7図のAA’方向の部分的(aa’閣の
)拡大断面図、第3図は第1図のBB’方向の断面図、
第μ図は従来の半導体薄膜トランジスタの平面図、第よ
図は第≠図のAoAo方向の部分的(bb’間の)拡大
断面図、第を図は第参図のBOBO’方向の断面図、第
7図は従来例と本発明の半導体薄膜トランジスタの相互
コンダクタンスを比較した図、第を図は本発明の半導体
薄膜トランジスタの素子耐圧測定結果を示す図、第2図
は液晶を用いた平面形表示パネル装置の等価回路図、第
1O図は第り図に示す表示装置の一画素分の平面図の代
表例、第1)図はgLを用いた平面形表示パネル装置の
等価回路図、第12図は第1/図に示す表示装置の一画
素分の平面図であって、表示素子としてBL素子を用い
、トランジスタとして従来の構造を用いた場合の代表例
、第73図は本発明Kかかる平面形表示パネル装置の一
画素分の平面図であって、表示素子としてEL素子を用
いた場合の代表例である。
l・・・絶縁性基板、コ・・・半導体層、3・・・ソー
ス電極、≠・・・ゲート電極、j・・・ドレイン電極、
6・・・ゲート絶縁膜、/3・・・絶縁性基板の主面に
平行な領域、/4・・・絶縁性基板に設けた溝の側面部
、20゜2/、/20./、2/、、2.20.22/
・・・半導体薄膜トランジスタ、22./22,222
・・・容量、23・・・液晶表示素子、/コj、 2.
23・・・EI、表示素子、2≠ν/、2帽22弘・・
・走査線、コ!、/コj、ココj・・・信号線、26.
/JA、22乙・・・電源線、27./ 27pコ27
・・・・基準線。FIG. 1 is a plan view of a semiconductor thin film transistor according to the present invention, FIG. 2 is a partially enlarged cross-sectional view (aa') in the AA' direction of FIG. 7, and FIG. cross section,
Fig. μ is a plan view of a conventional semiconductor thin film transistor, Fig. 2 is a partially enlarged sectional view (between bb') in the AoAo direction of Fig. Fig. 7 is a diagram comparing the mutual conductance of a conventional example and a semiconductor thin film transistor of the present invention, Fig. 7 is a diagram showing the device breakdown voltage measurement results of a semiconductor thin film transistor of the present invention, and Fig. 2 is a flat display panel using liquid crystal. The equivalent circuit diagram of the device, Figure 1O is a representative example of a plan view of one pixel of the display device shown in Figure 1. Figure 1) is an equivalent circuit diagram of a flat display panel device using gL, Figure 12 73 is a plan view of one pixel of the display device shown in FIG. 1, which is a typical example in which a BL element is used as a display element and a conventional structure is used as a transistor. 1 is a plan view of one pixel of a shaped display panel device, and is a typical example when an EL element is used as a display element. l...Insulating substrate, Co...Semiconductor layer, 3...Source electrode, ≠...Gate electrode, j...Drain electrode,
6... Gate insulating film, /3... Area parallel to main surface of insulating substrate, /4... Side surface of groove provided in insulating substrate, 20°2/, /20. /,2/,,2.20.22/
...Semiconductor thin film transistor, 22. /22,222
...Capacity, 23...Liquid crystal display element, /koj, 2.
23...EI, display element, 2≠ν/, 2 hats 22 Hiro...
・Scanning line, Ko! , /coj, cocoj...signal line, 26.
/JA, 22 Otsu...Power line, 27. / 27p co27
...Reference line.
Claims (4)
絶縁膜及びゲート電極を積層し、かつ前記半導体層の両
端部に連接してソース電極、ドレイン電極を設けた半導
体薄膜トランジスタにおいて、前記絶縁体基板のゲート
電極下部に、少なくとも1本の溝を前記ソース電極と前
記ドレイン電極を結ぶ方向に形成してなることを特徴と
する半導体薄膜トランジスタ。(1) A semiconductor thin film transistor in which a semiconductor layer, a gate insulating film, and a gate electrode are stacked on the main surface of a substrate made of an insulator, and a source electrode and a drain electrode are provided connected to both ends of the semiconductor layer, 1. A semiconductor thin film transistor comprising: an insulating substrate; at least one groove is formed below a gate electrode in a direction connecting the source electrode and the drain electrode.
求の範囲第1項記載の半導体薄膜トランジスタ。(2) The semiconductor thin film transistor according to claim 1, wherein the insulating substrate is transparent.
とスイッチング用の第1の薄膜トランジスタと表示素子
駆動用の第2の薄膜トランジスタ及び配線層を画素単位
として形成されてなる表示装置において、前記第1及び
第2の薄膜トランジスタが絶縁体基板の主面上に半導体
層、ゲート絶縁膜及びゲート電極を積層し、かつ前記半
導体層の両端部に連接してソース電極、ドレイン電極を
設けた半導体薄膜トランジスタであって、前記絶縁体基
板のゲート電極下部に少なくとも1本の溝が前記ソース
電極と前記ドレイン電極を結ぶ方向に形成されている半
導体薄膜トランジスタであることを特徴とする表示装置
。(3) In a display device in which a display element, a capacitor, a first thin film transistor for switching, a second thin film transistor for driving the display element, and a wiring layer are formed in pixel units on the main surface of a substrate made of an insulator. , the first and second thin film transistors have a semiconductor layer, a gate insulating film, and a gate electrode stacked on the main surface of an insulating substrate, and have a source electrode and a drain electrode connected to both ends of the semiconductor layer. A display device characterized in that the semiconductor thin film transistor is a semiconductor thin film transistor in which at least one groove is formed under the gate electrode of the insulating substrate in a direction connecting the source electrode and the drain electrode.
求の範囲第3項記載の表示装置。(4) The display device according to claim 3, wherein the insulating substrate is transparent.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60204945A JPS6265375A (en) | 1985-09-17 | 1985-09-17 | Semiconductor thin-film transistor and display device provided with it |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60204945A JPS6265375A (en) | 1985-09-17 | 1985-09-17 | Semiconductor thin-film transistor and display device provided with it |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6265375A true JPS6265375A (en) | 1987-03-24 |
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ID=16498936
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JP60204945A Pending JPS6265375A (en) | 1985-09-17 | 1985-09-17 | Semiconductor thin-film transistor and display device provided with it |
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Country | Link |
---|---|
JP (1) | JPS6265375A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02272521A (en) * | 1989-04-14 | 1990-11-07 | Sharp Corp | Liquid crystal display device |
US5278086A (en) * | 1989-11-29 | 1994-01-11 | The General Electric Company, P.L.C. | Matrix addressable displays |
US5317432A (en) * | 1991-09-04 | 1994-05-31 | Sony Corporation | Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel |
US7079101B1 (en) | 1998-05-13 | 2006-07-18 | Nec Corporation | Liquid crystal display device and driving method therefor |
KR100934811B1 (en) * | 2002-12-23 | 2009-12-31 | 엘지디스플레이 주식회사 | Liquid crystal display device with thin film transistor with improved characteristics |
JP2015100263A (en) * | 2010-03-02 | 2015-05-28 | 株式会社半導体エネルギー研究所 | Circuit |
-
1985
- 1985-09-17 JP JP60204945A patent/JPS6265375A/en active Pending
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