JPS626536A - 信号変換装置 - Google Patents
信号変換装置Info
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- JPS626536A JPS626536A JP14548185A JP14548185A JPS626536A JP S626536 A JPS626536 A JP S626536A JP 14548185 A JP14548185 A JP 14548185A JP 14548185 A JP14548185 A JP 14548185A JP S626536 A JPS626536 A JP S626536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
A 産業上の利用分野
B 発明の概要
C従来の技術
D 発明が解決しようとする問題点
E 問題点を解決するための手段
(第1図、第2図)
F 作用
G 実施例
GI D/A変換回路(第1図)
G 2 A / D変換回路(第2図)H発明の効果
A 産業上の利用分野
この発明は第1信号を第2信号に変換する例えば積分型
のA/D変換回路、D/A変換回路等に用いて好適な信
号変換装置に関する。
のA/D変換回路、D/A変換回路等に用いて好適な信
号変換装置に関する。
B 発明のm要
この発明は、制御用クロックに同期して供給される第1
信号を制御用クロックと非同期の関係にある変換用クロ
ックに基づいて第2信号に変換する信号変換装置におい
て、少なくとも上記制御用クロックに対してジッタ混入
手段を設け、この制御用クロックにジッタを付加するこ
とにより、制御用クロックと変換用クロックとによって
発生する混変調によるビートノイズを拡散させ、ホワイ
トノイズ化してしまおうとするものである。
信号を制御用クロックと非同期の関係にある変換用クロ
ックに基づいて第2信号に変換する信号変換装置におい
て、少なくとも上記制御用クロックに対してジッタ混入
手段を設け、この制御用クロックにジッタを付加するこ
とにより、制御用クロックと変換用クロックとによって
発生する混変調によるビートノイズを拡散させ、ホワイ
トノイズ化してしまおうとするものである。
C従来の技術
従来、D/A変換回路、A/D変換回路の一例として夫
々第4図、第5図に示すようなものがある。先ず、第4
図において、+11. (21,(31及び(4)は夫
々ディジタルデータ、ビットクロック、変換命令及びワ
ードクロックが印加される入力端子であって、これ等は
IC構成とされたD/A変換器(5)の各入力端子T1
.T2.73及びT4に夫々供給される。D/A変換器
(5)は外付けされた積分器(6)を有し、この積分器
(6)はオペアンプ(6a)とその入出力端間に接続さ
れたコンデンサ(6b)とから成る。コンデンサ(6b
)の両端にはスイッチとしての電界効果トランジスタ(
FET)(?)が接続され、このF E T (7)は
D/A変換器(5)の出力端子T5からの放電制御パル
スによって制御される。
々第4図、第5図に示すようなものがある。先ず、第4
図において、+11. (21,(31及び(4)は夫
々ディジタルデータ、ビットクロック、変換命令及びワ
ードクロックが印加される入力端子であって、これ等は
IC構成とされたD/A変換器(5)の各入力端子T1
.T2.73及びT4に夫々供給される。D/A変換器
(5)は外付けされた積分器(6)を有し、この積分器
(6)はオペアンプ(6a)とその入出力端間に接続さ
れたコンデンサ(6b)とから成る。コンデンサ(6b
)の両端にはスイッチとしての電界効果トランジスタ(
FET)(?)が接続され、このF E T (7)は
D/A変換器(5)の出力端子T5からの放電制御パル
スによって制御される。
つまり、放電制御パルスが例えばハイレベルのときはF
E T (7)がオンしてコンデンサ(6b)に蓄積
されている電荷が放電され、例えばローレベルのときは
F E T (71がオフしてコンデンサ(6b)に蓄
積された電荷がホールドされる。
E T (7)がオンしてコンデンサ(6b)に蓄積
されている電荷が放電され、例えばローレベルのときは
F E T (71がオフしてコンデンサ(6b)に蓄
積された電荷がホールドされる。
オペアンプ(6a)の反転入力端子はD/A変換器(5
)の出力端子Tεに接続され、この出力端子T6には図
示せずもD/A変換器(5)に含まれる2つのカレント
スイッチを介して電流比(folio)を例えば28
:lとする複数個の定電流柳が接続されている。また、
D/A変換器(5)内には上位ビット用のシフトレジス
タ、ラッチ回路及びカウンタと下位ビット用のシフトレ
ジスタ、ラッチ回路及びカウンタの他にタイミング発生
回路、インターフェース回路等が設けられている。また
(5a)はD/A変換用の水晶発振子であって、これに
基づいてカウンタ用クロックが発生される。
)の出力端子Tεに接続され、この出力端子T6には図
示せずもD/A変換器(5)に含まれる2つのカレント
スイッチを介して電流比(folio)を例えば28
:lとする複数個の定電流柳が接続されている。また、
D/A変換器(5)内には上位ビット用のシフトレジス
タ、ラッチ回路及びカウンタと下位ビット用のシフトレ
ジスタ、ラッチ回路及びカウンタの他にタイミング発生
回路、インターフェース回路等が設けられている。また
(5a)はD/A変換用の水晶発振子であって、これに
基づいてカウンタ用クロックが発生される。
積分器(6)の出力側は抵抗器(8)を介し°ζデグリ
ッチ回路(9)に接続される。デグリッチ回路(9)は
アナログスイッチ(9a)及び反転増幅器(9b)から
成り、アナログスイッチ(9a)はD/A変換器(5)
の出力端子T7より発生されるデグリッチクロックによ
り制御され、例えばデグリッチクロックがハイレベルの
ときはオン、ローレベルのときはオフとされる。
ッチ回路(9)に接続される。デグリッチ回路(9)は
アナログスイッチ(9a)及び反転増幅器(9b)から
成り、アナログスイッチ(9a)はD/A変換器(5)
の出力端子T7より発生されるデグリッチクロックによ
り制御され、例えばデグリッチクロックがハイレベルの
ときはオン、ローレベルのときはオフとされる。
デグリッチ回路(9)の出力側はローパスフィルタ(1
0)を介して出力端子(11)に接続され、この出力端
子(11)に所望のアナログ信号が得られる。
0)を介して出力端子(11)に接続され、この出力端
子(11)に所望のアナログ信号が得られる。
次に、第4図の回路動作を第6を参照して説明する。入
力端子(4)〜(11には第6図A−Dにボすような信
号が夫々供給される。時間tt %t2の間に第6図F
に示すように放電制御パルスをハイレベルにしてF E
T l?)をオンし、lサイクル前の変換値を放電し
て、積分器(6)の出力を第6図Eにポずように0■に
する。この期間に変換すべき人力ディジタルデータ(第
6図D)をカウンタにプリセントしておく。時間t1に
おいてF E T (?)をオフにすると同時に2つの
カレントスイッチを閉じて電流1Gとtoによる積分を
開始する。積分期間は上位、下位夫々のカウンタにセッ
トした入力ディジタルデータによって決まる。時間t工
から計数を開始し、各カウンタのキャリ信号が発生した
時点で夫々2つのカレントスイッチを開く。例えば電流
Ioに関連したカレントスイッチは時間t1とt3の途
中で開き、電流ioに関連したカレントスイッチは時間
t3で開く。
力端子(4)〜(11には第6図A−Dにボすような信
号が夫々供給される。時間tt %t2の間に第6図F
に示すように放電制御パルスをハイレベルにしてF E
T l?)をオンし、lサイクル前の変換値を放電し
て、積分器(6)の出力を第6図Eにポずように0■に
する。この期間に変換すべき人力ディジタルデータ(第
6図D)をカウンタにプリセントしておく。時間t1に
おいてF E T (?)をオフにすると同時に2つの
カレントスイッチを閉じて電流1Gとtoによる積分を
開始する。積分期間は上位、下位夫々のカウンタにセッ
トした入力ディジタルデータによって決まる。時間t工
から計数を開始し、各カウンタのキャリ信号が発生した
時点で夫々2つのカレントスイッチを開く。例えば電流
Ioに関連したカレントスイッチは時間t1とt3の途
中で開き、電流ioに関連したカレントスイッチは時間
t3で開く。
時間t4でD/A変換器(5)の出力端子T7からの第
6図Gに示すようなデグリッチクロツタをハイレベルと
してアナログスイッチ(9a)を閉じ、時間t5まで接
続されることで、積分器(6)の出力が取り出され、こ
の出力を反転増幅器(9b)及びローパスフィルタ(1
0)を通ずことにより、出力端子(11)にD/A変換
出力が得られる。
6図Gに示すようなデグリッチクロツタをハイレベルと
してアナログスイッチ(9a)を閉じ、時間t5まで接
続されることで、積分器(6)の出力が取り出され、こ
の出力を反転増幅器(9b)及びローパスフィルタ(1
0)を通ずことにより、出力端子(11)にD/A変換
出力が得られる。
次に、第5図において、(21)はアナログ信号が印加
される入力端子であって、この入力端子(21)からの
アナログ信号はバッファアンプ(22)及びスイッチ(
23)を介してオペアンプ(24a )及びコンデンサ
(24b )から成る積分器(24)に供給される。積
分器(24)の出力はオペアンプ(25)を介してIC
構成とされたA/D変換器(26)の入力端子T1に接
続される。この入力端子T1には図示せずもA/D変換
器(26)に含まれる上位ビット用コンパレータと下位
ビット用コンパレータの反転入力端子が共通接続され、
上位ビット用コンパレータの非反転入力端子は基準電位
源(−VREF)に接続され、上位ビ・ノド用コンパレ
ータの非反転入力端子は接地されている。
される入力端子であって、この入力端子(21)からの
アナログ信号はバッファアンプ(22)及びスイッチ(
23)を介してオペアンプ(24a )及びコンデンサ
(24b )から成る積分器(24)に供給される。積
分器(24)の出力はオペアンプ(25)を介してIC
構成とされたA/D変換器(26)の入力端子T1に接
続される。この入力端子T1には図示せずもA/D変換
器(26)に含まれる上位ビット用コンパレータと下位
ビット用コンパレータの反転入力端子が共通接続され、
上位ビット用コンパレータの非反転入力端子は基準電位
源(−VREF)に接続され、上位ビ・ノド用コンパレ
ータの非反転入力端子は接地されている。
また、A/D変換器(26)内には上位ビット用コンパ
レータに対応して上位ビット用カウンタ・シストレジス
タ、下位ビット用コンパレータに対応して下位ビット用
カウンタ・シフトレジスタが設けられ、更にタイミング
回路、サンプル・ホールドパルス発生回路、定電流源及
び制御回路等が設けられている。定電流源は電流ioと
10とする複数個の定電流源から成り、両者の電流はI
O/1o=127の関係にある。そして画定電流源は夫
々カレントスイ゛ソチを介して入力端子T1に接続され
ている。
レータに対応して上位ビット用カウンタ・シストレジス
タ、下位ビット用コンパレータに対応して下位ビット用
カウンタ・シフトレジスタが設けられ、更にタイミング
回路、サンプル・ホールドパルス発生回路、定電流源及
び制御回路等が設けられている。定電流源は電流ioと
10とする複数個の定電流源から成り、両者の電流はI
O/1o=127の関係にある。そして画定電流源は夫
々カレントスイ゛ソチを介して入力端子T1に接続され
ている。
また、A/D変換器(26)の入力端子T4.T5には
夫々入力端子(27) 、 (28)よりビットクロ
ック、変換命令が供給され、A/D変換1(26)の出
力端子T3より出力端子(29)に対してA/D変換さ
れたディジタルデータが出力される。また、A/D変換
器(26)の出力端子T6にはサンプル・ホールドパル
ス発生回路が接続されており、この出力端子T6のサン
プル・ホールドパルスによりスイッチ(23)が制御さ
れる。(26a)はA/D変換用の水晶発振子であって
、これに基づいてカウンタ川クロック(マスククロツタ
)が発生される。
夫々入力端子(27) 、 (28)よりビットクロ
ック、変換命令が供給され、A/D変換1(26)の出
力端子T3より出力端子(29)に対してA/D変換さ
れたディジタルデータが出力される。また、A/D変換
器(26)の出力端子T6にはサンプル・ホールドパル
ス発生回路が接続されており、この出力端子T6のサン
プル・ホールドパルスによりスイッチ(23)が制御さ
れる。(26a)はA/D変換用の水晶発振子であって
、これに基づいてカウンタ川クロック(マスククロツタ
)が発生される。
次に、第5図の回路動作を第7図を参照して説明する。
いま、時間to xtlではスイッチ(23)のみ閉じ
、定電流源用の2つのカレントスイッチは開いておく。
、定電流源用の2つのカレントスイッチは開いておく。
この期間に入力端子(21)からの入力電圧VINを積
分器(24)でサンプル・ホールドし、この結集積分器
(24)の出力varrは−VIMとなる。次に時間t
1でスイッチ(23)を開き、これより所定時間後の時
間t2で2つのカレントスイッチ(2)、 (9)を共
に閉じる。同時に上位カウンタが計数を開始する。積分
器(24)の出力は定電流源によって一定の傾きでO■
に近づくが、上位用コンパレータの基準値−VREFに
達すると、上位用コンパレータの出力が反転して、制御
回路により時間t3においてカレントスイッチ(Io用
)を開く、同時に上位カウンタの動作を停止し、今度は
下位カウンタの計数を開始する。積分器(24)はio
の定電流源のみで動作し続ける。積分器(26)の出力
が0■を横切ると下位用コンパレータの出力が反転して
、制御回路により時間t4において下位カウンタの動作
を停止させる。
分器(24)でサンプル・ホールドし、この結集積分器
(24)の出力varrは−VIMとなる。次に時間t
1でスイッチ(23)を開き、これより所定時間後の時
間t2で2つのカレントスイッチ(2)、 (9)を共
に閉じる。同時に上位カウンタが計数を開始する。積分
器(24)の出力は定電流源によって一定の傾きでO■
に近づくが、上位用コンパレータの基準値−VREFに
達すると、上位用コンパレータの出力が反転して、制御
回路により時間t3においてカレントスイッチ(Io用
)を開く、同時に上位カウンタの動作を停止し、今度は
下位カウンタの計数を開始する。積分器(24)はio
の定電流源のみで動作し続ける。積分器(26)の出力
が0■を横切ると下位用コンパレータの出力が反転して
、制御回路により時間t4において下位カウンタの動作
を停止させる。
2つの定電流源の間には、io/1o=127の関係を
持たせであるので、上位カウンタの1カウントは、下位
カウンタの1カウントの27倍の止み付けがしであるこ
とになる。従って上位カウンタと下位カウンタを直列に
接続すれば両カウンタで扱うビットの和に相当するビッ
トのA/D変換データが得られる。つまり、出力端子(
29)からは常に所望のA/D変換出力が得られる。
持たせであるので、上位カウンタの1カウントは、下位
カウンタの1カウントの27倍の止み付けがしであるこ
とになる。従って上位カウンタと下位カウンタを直列に
接続すれば両カウンタで扱うビットの和に相当するビッ
トのA/D変換データが得られる。つまり、出力端子(
29)からは常に所望のA/D変換出力が得られる。
D 発明が解決しようとする問題点
ところで、上述の如き構成を成す従来装置の場合、変換
器内部で起こる異なった周波数系同志の混変調によって
ビートスペクトラムが発生されると云う不都合がある。
器内部で起こる異なった周波数系同志の混変調によって
ビートスペクトラムが発生されると云う不都合がある。
すなわち、変換に用いるカレントスイッチ駆動用のカウ
ント用クロック(変換用クロック)と、ワードクロック
の如きサンプリングクロック、変換命令の如き変換制御
用クロック及び人出力のシリアルデータ等とが非同期の
関係にあることが多く、これ等が変換器内部で混変調を
起こし、ビートノイズを発生してしまう。
ント用クロック(変換用クロック)と、ワードクロック
の如きサンプリングクロック、変換命令の如き変換制御
用クロック及び人出力のシリアルデータ等とが非同期の
関係にあることが多く、これ等が変換器内部で混変調を
起こし、ビートノイズを発生してしまう。
この混変調によるビートノイズは、変換器内部でも発生
するために、アースまわりを改善したり、シールド効果
を強化したりする等してもなくならない。そして、この
ビートノイズは、変換器を例えばディジタルオーディオ
用に用いた場合、可聴帯域に混入するので問題となる。
するために、アースまわりを改善したり、シールド効果
を強化したりする等してもなくならない。そして、この
ビートノイズは、変換器を例えばディジタルオーディオ
用に用いた場合、可聴帯域に混入するので問題となる。
そこで、例えばこのカウント用クロックを分周してサン
プリングクロックを生成したり、或いは水晶発振子を、
周波数を選んで使用してやれば斯る問題は発生しにくい
が、サンプリング周波数が変化した場合、或いは変化さ
せる場合にはその都度水晶振動子を用意する必要がある
。また、PLL等を使用してカウント用クロックをサン
プリングクロックに同期させ、サンプリングクロックの
整数倍の周波数になるようにしてやればよいが、元来こ
のカウント用クロックはジッタが数十(PS)程度でな
ければならないので現実には非常に困難である。
プリングクロックを生成したり、或いは水晶発振子を、
周波数を選んで使用してやれば斯る問題は発生しにくい
が、サンプリング周波数が変化した場合、或いは変化さ
せる場合にはその都度水晶振動子を用意する必要がある
。また、PLL等を使用してカウント用クロックをサン
プリングクロックに同期させ、サンプリングクロックの
整数倍の周波数になるようにしてやればよいが、元来こ
のカウント用クロックはジッタが数十(PS)程度でな
ければならないので現実には非常に困難である。
この発明は斯る点に鑑みてなされたもので、簡単な構成
で混変調によるビートノイズを拡散して、実質的に除去
することができる信号変換装置を提供するものである。
で混変調によるビートノイズを拡散して、実質的に除去
することができる信号変換装置を提供するものである。
E 問題点を解決するための手段
この発明による信号変換装置は制御用クロックに同期し
て供給される第1信号を上記制御用クロックと非同期の
関係にある変換用クロックに基づいて第2信号に変換す
る信号変換装置におい°ζ、少なくとも上記制御用クロ
ックに対してジッタ混入手段(30)〜(33)を設け
、この制御用クロックにジッタを付加するように構成し
ている。
て供給される第1信号を上記制御用クロックと非同期の
関係にある変換用クロックに基づいて第2信号に変換す
る信号変換装置におい°ζ、少なくとも上記制御用クロ
ックに対してジッタ混入手段(30)〜(33)を設け
、この制御用クロックにジッタを付加するように構成し
ている。
F 作用
ビットクロックやワードクロック或いは変換命令等の制
御用クロックに対してジッタ混入手段(30) 、
(33)を設ける。そして、このジッタ混入手段により
、入力された制御用クロックをFM変調して実質的にジ
ッタを付加する。このジッタの付加により瞬時周波数を
移動させるとビームスペクトラムも移動し、ホワイトノ
イズ状に拡散される。
御用クロックに対してジッタ混入手段(30) 、
(33)を設ける。そして、このジッタ混入手段により
、入力された制御用クロックをFM変調して実質的にジ
ッタを付加する。このジッタの付加により瞬時周波数を
移動させるとビームスペクトラムも移動し、ホワイトノ
イズ状に拡散される。
G 実施例
以下この発明の一実施例を第1図〜第3図に基づいてa
’P L <説明する。
’P L <説明する。
G ID / A変換回路
第1図は本実施例のD/A変換回路の構成を承すもので
、同図において、第4図と対応する部分には同一符号を
付し、その重複説明を省略する。
、同図において、第4図と対応する部分には同一符号を
付し、その重複説明を省略する。
本実施例では、D/A変換器(5)の入力端にジッタ混
入回路(30)とD型フリップフロップ回路(31)を
設け、ビットクロックが印加される入力端子(2)をジ
ッタ混入回路(30)の入力側に接続し、ジッタ混入回
路(30)出力側をフリップフロップ回II (31)
のクロック端子に接続すると共にD/A変換器(5)の
入力端子T2に接続する。またディジタルデータが印加
される入力端子(1)、変換命令が印加される入力端子
(3)及びワードクロック(4)を夫々フリップフロッ
プ回路(31)の各入力端子りに接続し、夫々対応する
出力端子QをD/A変換器(5)の入力端子T1.T3
及びT4に接続する。
入回路(30)とD型フリップフロップ回路(31)を
設け、ビットクロックが印加される入力端子(2)をジ
ッタ混入回路(30)の入力側に接続し、ジッタ混入回
路(30)出力側をフリップフロップ回II (31)
のクロック端子に接続すると共にD/A変換器(5)の
入力端子T2に接続する。またディジタルデータが印加
される入力端子(1)、変換命令が印加される入力端子
(3)及びワードクロック(4)を夫々フリップフロッ
プ回路(31)の各入力端子りに接続し、夫々対応する
出力端子QをD/A変換器(5)の入力端子T1.T3
及びT4に接続する。
なお、ジッタ混入回路(30)の回路構成は種々のもの
が考えられるが、例えば2個の単安定マルチバイブレー
クとホワイトノイズ発生器とで構成してもよい。
が考えられるが、例えば2個の単安定マルチバイブレー
クとホワイトノイズ発生器とで構成してもよい。
入力端子(2)からのビットクロツタはジッタ混入回路
(30)に供給されてFM変調され、ジッタが付加され
る。このジッタの付加されたビットクロックをフリップ
フロップ回路(31)のクロック端子に供給することに
より、このビットクロックの供給された時点で順次フリ
ップフロップ回路(31)よりD/A変換器(5)側に
伝達されるディジタルデータ、変換命令及びワードクロ
ックにも実質的にジッタが付加されることになる。
(30)に供給されてFM変調され、ジッタが付加され
る。このジッタの付加されたビットクロックをフリップ
フロップ回路(31)のクロック端子に供給することに
より、このビットクロックの供給された時点で順次フリ
ップフロップ回路(31)よりD/A変換器(5)側に
伝達されるディジタルデータ、変換命令及びワードクロ
ックにも実質的にジッタが付加されることになる。
つまり、この発明では、第1図の回路で実際に精度に関
係するのはアナログスイッチ(9a)を制御するデグリ
ッチクロックと、水晶発振子(5a)に基づく変換用ク
ロック(カウント用クロック)であり、それ以外のデー
タやクロックはかなりジッタがあってもD/A変換器(
5)がデータを読み間違いしない限り精度に影響しない
ので、このことに着目し、上述の如く入力端子ill〜
(4)から供給されるデータやクロック等にジッタを付
加して瞬時周波数を移動させ、ビートスペクトラムをホ
ワイトノイズ状に拡散してビートノイズを実質的に除去
するわけである。なお、デグリッチクロツタはジッタが
混入しないように入力端子(4)から直接取り出すよう
にする。これはもしデグリッチクロックにジッタが入る
と、歪やノイズを生成してしまう可能性があるからであ
る。
係するのはアナログスイッチ(9a)を制御するデグリ
ッチクロックと、水晶発振子(5a)に基づく変換用ク
ロック(カウント用クロック)であり、それ以外のデー
タやクロックはかなりジッタがあってもD/A変換器(
5)がデータを読み間違いしない限り精度に影響しない
ので、このことに着目し、上述の如く入力端子ill〜
(4)から供給されるデータやクロック等にジッタを付
加して瞬時周波数を移動させ、ビートスペクトラムをホ
ワイトノイズ状に拡散してビートノイズを実質的に除去
するわけである。なお、デグリッチクロツタはジッタが
混入しないように入力端子(4)から直接取り出すよう
にする。これはもしデグリッチクロックにジッタが入る
と、歪やノイズを生成してしまう可能性があるからであ
る。
第3図はビートノイズが実質的に除去される過程を示し
たもので、第3図Aは水晶発振子(5a)に基づく変換
用クロックと、入力端子(1)〜(4)からのデータや
クロック等との混変調によりビートノイズが出ている状
態を示している。この状態で、データやクロック等に小
量ジッタを加えるとビートノイズが拡散され第3図Bに
示すようになる。
たもので、第3図Aは水晶発振子(5a)に基づく変換
用クロックと、入力端子(1)〜(4)からのデータや
クロック等との混変調によりビートノイズが出ている状
態を示している。この状態で、データやクロック等に小
量ジッタを加えるとビートノイズが拡散され第3図Bに
示すようになる。
更にジッタのスペクトラムを広げてゆくと、第3図Cに
示すように、ビートスペクトラムがホワイトノイズ状に
拡散してビートノイズはホワイトノイズにうもれてゆき
、実質的に除去される。
示すように、ビートスペクトラムがホワイトノイズ状に
拡散してビートノイズはホワイトノイズにうもれてゆき
、実質的に除去される。
G 2 A / D変換回路
第2図は本実施例のA/D変換回路の構成を示すもので
、同図において、第5図と対応する部分には同一符号を
付し、その重複説明を省略する。
、同図において、第5図と対応する部分には同一符号を
付し、その重複説明を省略する。
D / A、変換回路の場合と同様A/D変換回路の場
合も、A/D変換器(26)に対してジッタ混入回路(
32)とD型フリップフロップ回路(33)を設ける。
合も、A/D変換器(26)に対してジッタ混入回路(
32)とD型フリップフロップ回路(33)を設ける。
そして、ピットクロツタが印加される入力端子(27)
をジッタ混入回路(32)の入力側に接続し、ジッタ混
入回路(32)の出力側をフリップフロップ回路(33
)のクロック端子に接続すると共にA/D変換器(26
)の入力端子T4に接続する。また、変換命令が印加さ
れる入力端子(28)をフリップフロップ回路(33)
の入力端子りに接続し、その出力端子QをA/D変換器
(26)の入力端子T5に接続する。ジッタ混入回路(
32)も上述のジッタ混入回路(30)と同様2個の単
安定マルチパイプレークとホワイトノイズ発生器とで構
成してもよい。
をジッタ混入回路(32)の入力側に接続し、ジッタ混
入回路(32)の出力側をフリップフロップ回路(33
)のクロック端子に接続すると共にA/D変換器(26
)の入力端子T4に接続する。また、変換命令が印加さ
れる入力端子(28)をフリップフロップ回路(33)
の入力端子りに接続し、その出力端子QをA/D変換器
(26)の入力端子T5に接続する。ジッタ混入回路(
32)も上述のジッタ混入回路(30)と同様2個の単
安定マルチパイプレークとホワイトノイズ発生器とで構
成してもよい。
入力端子(27)からのピットクロックはジッタ混入回
路(32)に供給されてFM変tiMされ、ジッタが付
加される。このジッタの付加されたピットクロックをフ
リップフロップ回路(33)のクロック端子に供給する
ことにより、このピットクロックの供給された時点で順
次フリップフロップ回路(33)よりA/D変換器(2
6)側に伝達される変換命令にも実質的にジッタが付加
されることになる。また、出力端子(29)に得られる
ディジタルデータはジッタを含むピットクロックで順次
送り出されるので、ディジタルデータも実質的にジッタ
を含むことになる。なお、サンプル・ホールドパルスは
ジッタが混入しないように入力端子(28)から直接取
り出すようにする。
路(32)に供給されてFM変tiMされ、ジッタが付
加される。このジッタの付加されたピットクロックをフ
リップフロップ回路(33)のクロック端子に供給する
ことにより、このピットクロックの供給された時点で順
次フリップフロップ回路(33)よりA/D変換器(2
6)側に伝達される変換命令にも実質的にジッタが付加
されることになる。また、出力端子(29)に得られる
ディジタルデータはジッタを含むピットクロックで順次
送り出されるので、ディジタルデータも実質的にジッタ
を含むことになる。なお、サンプル・ホールドパルスは
ジッタが混入しないように入力端子(28)から直接取
り出すようにする。
このようにしてピットクロツタ等にジッタを付加し、瞬
時周波数を移動させることによりビートスペクトラムが
ホワイトノイズ状に拡散され、ビートノイズが実質的に
除去される。
時周波数を移動させることによりビートスペクトラムが
ホワイトノイズ状に拡散され、ビートノイズが実質的に
除去される。
本実施例によれば、ビートスペクトラムがどの位置にで
きても、ホワイトノイズ化でき、従って、水晶発撮子の
発振周波数、サンプリング周波数共に任意に選ぶことが
でき、歪、S/N比共に悪化させることなく D/A変
換器及びA/D変換器からビートノイズを実質的に除去
することができる。
きても、ホワイトノイズ化でき、従って、水晶発撮子の
発振周波数、サンプリング周波数共に任意に選ぶことが
でき、歪、S/N比共に悪化させることなく D/A変
換器及びA/D変換器からビートノイズを実質的に除去
することができる。
H発明の効果
上述のごとくこの発明によれば、変換器内部で起こる異
なった周波数系同志の混変調によって発生されるビート
スペクトラムを、精度に関係しない方の周波数のクロッ
ク又は信号にジッタを付加する等してFM変調をかける
ことによって拡散するようにしたので、簡単な回路構成
でビートノイズを実質的に除去できる。また、変換に必
要な時間と精度に見合った最適なA/D、D/A変換用
水晶発振子を任意に選択でき、しかも変換時間を超えな
い限りサンプリング周波数を任慈に選択できる。例えば
サンプリング周波数が2Qk)lz〜100kHzまで
連続可変の信号変換装置もビートノイズの問題なしに実
現できる。特にこの発明は高精度、低ノイズ、低コスト
等が要求されるディジタルオーディオ用及び計測機用の
信号変換装置や或いは近い将来実現されるであろうディ
ジタルオーディオチーブレコーダや衛星放送機器等複数
のサンプリング周波数を有する機器等に用いて有用であ
る。
なった周波数系同志の混変調によって発生されるビート
スペクトラムを、精度に関係しない方の周波数のクロッ
ク又は信号にジッタを付加する等してFM変調をかける
ことによって拡散するようにしたので、簡単な回路構成
でビートノイズを実質的に除去できる。また、変換に必
要な時間と精度に見合った最適なA/D、D/A変換用
水晶発振子を任意に選択でき、しかも変換時間を超えな
い限りサンプリング周波数を任慈に選択できる。例えば
サンプリング周波数が2Qk)lz〜100kHzまで
連続可変の信号変換装置もビートノイズの問題なしに実
現できる。特にこの発明は高精度、低ノイズ、低コスト
等が要求されるディジタルオーディオ用及び計測機用の
信号変換装置や或いは近い将来実現されるであろうディ
ジタルオーディオチーブレコーダや衛星放送機器等複数
のサンプリング周波数を有する機器等に用いて有用であ
る。
第1図はこの発明の一実施例におけるD/A変換回路を
示す回路構成図、第2図はこの発明の一実施例における
A/D変換回路を示す回路構成図、第3図はこの発明の
説明に供するための図、第4図は従来のD/A変換回路
の一例を示す回路構成図、第5図は従来のA/D変換回
路の一例を示す回路構成図、第6図は第4図の動作説明
に供するための路線図、第7図は第5図の動作説明に供
するための路線図である。 (5)はD/A変換器、+6)、 (24)は積分器
、(9)はデグリッチ回路、(23)はスイッチ、(2
6)はA/D変換器、(30) 、 (32)はジッ
タ混入回路、(31) 、 (33)はD型フリップ
フロップ回路である。 ビート入よI7トラ八へ黄史図 第3図
示す回路構成図、第2図はこの発明の一実施例における
A/D変換回路を示す回路構成図、第3図はこの発明の
説明に供するための図、第4図は従来のD/A変換回路
の一例を示す回路構成図、第5図は従来のA/D変換回
路の一例を示す回路構成図、第6図は第4図の動作説明
に供するための路線図、第7図は第5図の動作説明に供
するための路線図である。 (5)はD/A変換器、+6)、 (24)は積分器
、(9)はデグリッチ回路、(23)はスイッチ、(2
6)はA/D変換器、(30) 、 (32)はジッ
タ混入回路、(31) 、 (33)はD型フリップ
フロップ回路である。 ビート入よI7トラ八へ黄史図 第3図
Claims (1)
- 制御用クロックに同期して供給される第1信号を上記制
御用クロックと非同期の関係にある変換用クロックに基
づいて第2信号に変換する信号変換装置において、少な
くとも上記制御用クロックに対してジッタ混入手段を設
け、該制御用クロックにジッタを付加するようにしたこ
とを特徴とする信号変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14548185A JPS626536A (ja) | 1985-07-02 | 1985-07-02 | 信号変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14548185A JPS626536A (ja) | 1985-07-02 | 1985-07-02 | 信号変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS626536A true JPS626536A (ja) | 1987-01-13 |
Family
ID=15386251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14548185A Pending JPS626536A (ja) | 1985-07-02 | 1985-07-02 | 信号変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS626536A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01311620A (ja) * | 1988-06-09 | 1989-12-15 | Sanyo Electric Co Ltd | デグリッチ回路 |
JPH05175850A (ja) * | 1991-12-25 | 1993-07-13 | Matsushita Electric Ind Co Ltd | D/a変換装置 |
US5776484A (en) * | 1994-10-26 | 1998-07-07 | Tokuhon Corporation | Analgesic anti-inflammatory adhesive plaster |
WO2013111252A1 (ja) | 2012-01-24 | 2013-08-01 | 旭化成エレクトロニクス株式会社 | サンプリング回路、a/d変換器、d/a変換器、codec |
JP2013201487A (ja) * | 2012-03-23 | 2013-10-03 | Asahi Kasei Electronics Co Ltd | D/a変換器、ジッタ周波数制御回路 |
JP2013207559A (ja) * | 2012-03-28 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプリング回路、a/d変換器、d/a変換器、codec |
JP2013258645A (ja) * | 2012-06-14 | 2013-12-26 | Asahi Kasei Electronics Co Ltd | D/a変換器及びそのd/a変換器を用いたa/d変換器 |
JP2014011556A (ja) * | 2012-06-28 | 2014-01-20 | Asahi Kasei Electronics Co Ltd | サンプリング回路、積分回路およびa/d変換器 |
WO2014061253A1 (ja) * | 2012-10-19 | 2014-04-24 | 旭化成エレクトロニクス株式会社 | D/a変換器 |
US8823564B2 (en) | 2012-03-07 | 2014-09-02 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and codec |
-
1985
- 1985-07-02 JP JP14548185A patent/JPS626536A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01311620A (ja) * | 1988-06-09 | 1989-12-15 | Sanyo Electric Co Ltd | デグリッチ回路 |
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US5879702A (en) * | 1994-10-26 | 1999-03-09 | Tokuhon Corporation | Analgesic anti-inflammatory adhesive preparations |
WO2013111252A1 (ja) | 2012-01-24 | 2013-08-01 | 旭化成エレクトロニクス株式会社 | サンプリング回路、a/d変換器、d/a変換器、codec |
US8917196B2 (en) | 2012-01-24 | 2014-12-23 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and CODEC |
US8823564B2 (en) | 2012-03-07 | 2014-09-02 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and codec |
JP2013201487A (ja) * | 2012-03-23 | 2013-10-03 | Asahi Kasei Electronics Co Ltd | D/a変換器、ジッタ周波数制御回路 |
JP2013207559A (ja) * | 2012-03-28 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | サンプリング回路、a/d変換器、d/a変換器、codec |
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WO2014061253A1 (ja) * | 2012-10-19 | 2014-04-24 | 旭化成エレクトロニクス株式会社 | D/a変換器 |
US9236875B2 (en) | 2012-10-19 | 2016-01-12 | Asahi Kasei Microdevices Corporation | D/A converter |
JPWO2014061253A1 (ja) * | 2012-10-19 | 2016-09-05 | 旭化成エレクトロニクス株式会社 | D/a変換器 |
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