JPS6265317A - 半導体単結晶膜形成のためのウエハ構造 - Google Patents
半導体単結晶膜形成のためのウエハ構造Info
- Publication number
- JPS6265317A JPS6265317A JP60205667A JP20566785A JPS6265317A JP S6265317 A JPS6265317 A JP S6265317A JP 60205667 A JP60205667 A JP 60205667A JP 20566785 A JP20566785 A JP 20566785A JP S6265317 A JPS6265317 A JP S6265317A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor single
- polycrystalline
- silicon
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
- C30B29/06—Silicon
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/31504—Composite [nonstructural laminate]
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁物層上に半導体の単結晶膜を形成する
半導体単結晶膜形成のためのウェハ構造に関するもので
ある。
半導体単結晶膜形成のためのウェハ構造に関するもので
ある。
（従来の技術〕
最近の半導体集積回路は高速、高密度化され、従来の素
子間分離技術ではほぼ限界に達するまでに至っている。
子間分離技術ではほぼ限界に達するまでに至っている。
このため、横方向のみの分離に加えて素子の底面までを
絶縁層で完全に分離して動作時の信頼性を増し、加えて
寄生容量の減少による高速化を得ることのできるＳｏｌ
（ＳｉｌｉｃｏｎＯｎ Ｉ ｎ５ｕｌａｔｏｒ）
構造あるいはＳｏｌ技術が注目されるようになってきた
。
絶縁層で完全に分離して動作時の信頼性を増し、加えて
寄生容量の減少による高速化を得ることのできるＳｏｌ
（ＳｉｌｉｃｏｎＯｎ Ｉ ｎ５ｕｌａｔｏｒ）
構造あるいはＳｏｌ技術が注目されるようになってきた
。
第４図は大面積のウェハ上で短時間に一括して単結晶膜
を得ることのできる帯域？８融法の代表的な’ＩｔＷを
示す斜視図であり、（１１）は下部ヒータ、（１２）は
線状ヒータ、（１３）は試料ウェハ、（１４）は試料ウ
ェハ（１３）の溶融領域である。
を得ることのできる帯域？８融法の代表的な’ＩｔＷを
示す斜視図であり、（１１）は下部ヒータ、（１２）は
線状ヒータ、（１３）は試料ウェハ、（１４）は試料ウ
ェハ（１３）の溶融領域である。
溶融法については、下部ヒータ（１１）による１２００
℃前後の試料ウェハ（１３）の加熱に加えて上部より線
状ヒータ（１２）で局部的な昇温領域を形成し、試料ウ
ェハ（１３）の面上で帯状の溶融領域（１４）を出現さ
せ、線状ヒータ（１２）を矢印（１０）の方向へ移動さ
せることによって試料ウェハ（１３）上の被着多結晶半
導体層を単結晶化する。
℃前後の試料ウェハ（１３）の加熱に加えて上部より線
状ヒータ（１２）で局部的な昇温領域を形成し、試料ウ
ェハ（１３）の面上で帯状の溶融領域（１４）を出現さ
せ、線状ヒータ（１２）を矢印（１０）の方向へ移動さ
せることによって試料ウェハ（１３）上の被着多結晶半
導体層を単結晶化する。
上述した帯域溶融法にこれまで用いられてきた試料ウェ
ハの構造を第５図に示す。試料ウェハ（１３）は、単結
晶のシリコン基板（１５）の−主面上に０．５μｍ程度
の厚い二酸化シリコン層（１６）が形成され、その面上
に溶融再結晶化される多結晶シリコン層（１７）が０．
５μｍ程度の厚みで形成されている。また、この多結晶
シリコン層（１７）の面上には、この多結晶シリコン層
（１７）が溶融時にシリコン基板（１５）側から剥離す
ることを防ぐための保護層として２μｍ程度の二酸化シ
リコン１ｌ（１Ｂ）と３０１ｍ程度の窒化シリコン層（
１９）とが積層して形成されている。
ハの構造を第５図に示す。試料ウェハ（１３）は、単結
晶のシリコン基板（１５）の−主面上に０．５μｍ程度
の厚い二酸化シリコン層（１６）が形成され、その面上
に溶融再結晶化される多結晶シリコン層（１７）が０．
５μｍ程度の厚みで形成されている。また、この多結晶
シリコン層（１７）の面上には、この多結晶シリコン層
（１７）が溶融時にシリコン基板（１５）側から剥離す
ることを防ぐための保護層として２μｍ程度の二酸化シ
リコン１ｌ（１Ｂ）と３０１ｍ程度の窒化シリコン層（
１９）とが積層して形成されている。
従来の半導体単結晶膜形成のためのウェハ構造は以上の
ように構成されているので、半導体装置として再結晶化
された後に使用される多結晶シリコン層（１７）を比較
的厚い絶縁層で挟んだ形であり、放熱状態は良いとはい
えない。特に、溶融再結晶化の際にきわめて高温となる
多結晶シリコン層（１７）の領域は厚みが５０００人で
あるのに対しその幅は２ｍｍ程度に達し、固化の際の潜
熱のはきだし、溶融領域（１４）での沸謄防止等に要す
る温度分布および設定温度の制御はきわめて厳しいもの
がある。溶融領域（１４）は巨視的には直線状であるが
、その固液界面は微視的に見れば決して直線とはなって
いない、これは結晶面方位毎の成長速度に違いがあるこ
とによって生しるもので、第６図（ａｌ、 ｆｂｌに示
すように、最も速い成長速度を有する（１１１）面が固
液界面を形成することになる（第６図ｆａｌ、 ｔｂｌ
では二酸化シリコン層（１８）および窒化シリコン層（
１９）は省略した）、シたがって、成長方向は加熱源の
走査方向ではなく、若干傾いた方向となる。このため、
成長面が出合う形になる図中の領域（３０）には歪が内
在し、ついには小傾角結晶粒界が発生して全面が単結晶
成長する条件が失われる。このような小傾角結晶粒界の
発生場所は、従来のウェハ構造では全く制御されず、し
たがってその結晶層に形成されたデバイスの特性の均一
性を劣化させる原因となるという問題点があった。
ように構成されているので、半導体装置として再結晶化
された後に使用される多結晶シリコン層（１７）を比較
的厚い絶縁層で挟んだ形であり、放熱状態は良いとはい
えない。特に、溶融再結晶化の際にきわめて高温となる
多結晶シリコン層（１７）の領域は厚みが５０００人で
あるのに対しその幅は２ｍｍ程度に達し、固化の際の潜
熱のはきだし、溶融領域（１４）での沸謄防止等に要す
る温度分布および設定温度の制御はきわめて厳しいもの
がある。溶融領域（１４）は巨視的には直線状であるが
、その固液界面は微視的に見れば決して直線とはなって
いない、これは結晶面方位毎の成長速度に違いがあるこ
とによって生しるもので、第６図（ａｌ、 ｆｂｌに示
すように、最も速い成長速度を有する（１１１）面が固
液界面を形成することになる（第６図ｆａｌ、 ｔｂｌ
では二酸化シリコン層（１８）および窒化シリコン層（
１９）は省略した）、シたがって、成長方向は加熱源の
走査方向ではなく、若干傾いた方向となる。このため、
成長面が出合う形になる図中の領域（３０）には歪が内
在し、ついには小傾角結晶粒界が発生して全面が単結晶
成長する条件が失われる。このような小傾角結晶粒界の
発生場所は、従来のウェハ構造では全く制御されず、し
たがってその結晶層に形成されたデバイスの特性の均一
性を劣化させる原因となるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、現在の温度分布制御および設定温度制御の能
力範囲内で安定に４インチ以上の直径またはそれに匹敵
する形状のウェハ上全面の単結晶膜を得ることのできる
半導体単結晶膜形成のためのウェハ構造を得ることを目
的とする。
たもので、現在の温度分布制御および設定温度制御の能
力範囲内で安定に４インチ以上の直径またはそれに匹敵
する形状のウェハ上全面の単結晶膜を得ることのできる
半導体単結晶膜形成のためのウェハ構造を得ることを目
的とする。
また、この発明の別の発明は、さらに再結晶化されるべ
き多結晶または非晶質の半導体層が半導体単結晶基板側
から剥離するのを防止することのできる半導体単結晶膜
形成のためのウニ／＼構造を得ることを目的とする。
き多結晶または非晶質の半導体層が半導体単結晶基板側
から剥離するのを防止することのできる半導体単結晶膜
形成のためのウニ／＼構造を得ることを目的とする。
さらに、この発明のさらに別の発明は、さらに再結晶化
されるべき多結晶または非晶質の半導体層の加熱を有効
かつ均一に行うことのできる半導体単結晶膜形成のため
のウェハ構造を得ることを目的とする。
されるべき多結晶または非晶質の半導体層の加熱を有効
かつ均一に行うことのできる半導体単結晶膜形成のため
のウェハ構造を得ることを目的とする。
この発明に係る半導体単結晶膜形成のためのウェハ構造
は、半導体単結晶基板の表面に溝状の凹部を少なくとも
２本以上周期的に設け、この凹部内を絶縁物で埋め込ん
だ後に、さらに基板全面に絶縁物層を設け、その表面に
再結晶化されるべき多結晶または非晶質の半導体層を設
けるようにしたものである。
は、半導体単結晶基板の表面に溝状の凹部を少なくとも
２本以上周期的に設け、この凹部内を絶縁物で埋め込ん
だ後に、さらに基板全面に絶縁物層を設け、その表面に
再結晶化されるべき多結晶または非晶質の半導体層を設
けるようにしたものである。
また、この発明の別の発明に係る半導体単結晶膜形成の
ためのウェハ構造は、さらに上記再結晶化されるべき多
結晶または非晶質の半導体層の上に保護用絶縁物層を設
けるようにしたものである。
ためのウェハ構造は、さらに上記再結晶化されるべき多
結晶または非晶質の半導体層の上に保護用絶縁物層を設
けるようにしたものである。
さらに、この発明のさらに別の発明に係る半導体単結晶
膜形成のためのウェハ構造は、さらに上記再結晶化され
るべき多結晶または非晶質の半１５体層の上に保護用絶
縁物層および多結晶半導体層を設けるようにしたもので
ある。
膜形成のためのウェハ構造は、さらに上記再結晶化され
るべき多結晶または非晶質の半１５体層の上に保護用絶
縁物層および多結晶半導体層を設けるようにしたもので
ある。
この発明における半導体単結晶膜形成のためのウェハ構
造は、まず、半導体単結晶基板の表面に掘り込まれた凹
部を絶縁物で埋め込み、かつその上部および基板表面の
全域に絶縁物層を設けたので、絶縁物層の厚みが周期的
に異なることになり、その表面での溶融再結晶化に際し
て基板への放熱状態が周期的に制御される。したがって
、熱源の移動にともなって生じる結晶成長は常に薄い絶
縁物層上から厚い絶縁物層上へと生し、両側からの結晶
成長面の出合う場所が制御される０両側の結晶成長面方
位が異なれば、ここに結晶粒界が形成され、同じ面方位
であれば全域単結晶となる。また、絶縁物の厚み分布は
半導体単結晶基板側の凹部によって生じているので、再
結晶化シリコン層は平坦な絶縁物層上に形成され、いか
なる制約もなしにデバイスの製作が可能である。
造は、まず、半導体単結晶基板の表面に掘り込まれた凹
部を絶縁物で埋め込み、かつその上部および基板表面の
全域に絶縁物層を設けたので、絶縁物層の厚みが周期的
に異なることになり、その表面での溶融再結晶化に際し
て基板への放熱状態が周期的に制御される。したがって
、熱源の移動にともなって生じる結晶成長は常に薄い絶
縁物層上から厚い絶縁物層上へと生し、両側からの結晶
成長面の出合う場所が制御される０両側の結晶成長面方
位が異なれば、ここに結晶粒界が形成され、同じ面方位
であれば全域単結晶となる。また、絶縁物の厚み分布は
半導体単結晶基板側の凹部によって生じているので、再
結晶化シリコン層は平坦な絶縁物層上に形成され、いか
なる制約もなしにデバイスの製作が可能である。
また、この発明の別の発明における半導体単結晶膜形成
のためのウェハ構造は、保護用絶縁物層によって再結晶
化されるべき多結晶または非晶質の半導体層が溶融時に
半導体単結晶基板側から剥離するのを防止する。
のためのウェハ構造は、保護用絶縁物層によって再結晶
化されるべき多結晶または非晶質の半導体層が溶融時に
半導体単結晶基板側から剥離するのを防止する。
さらに、この発明のさらに別の発明における半導体単結
晶膜形成のためのウェハ構造は、保護用絶縁物層および
多結晶半導体層が再結晶化されるべき多結晶または非晶
質の半導体層の再結晶化時の加熱をより有効かつ均一に
する。
晶膜形成のためのウェハ構造は、保護用絶縁物層および
多結晶半導体層が再結晶化されるべき多結晶または非晶
質の半導体層の再結晶化時の加熱をより有効かつ均一に
する。
以下、この発明の一実施例を図について説明する。第１
図において、（２０）はシリコン基板、（２１）はシリ
コン基板（２０）に掘り込まれた深さ０．５〜１μｍ程
度の複数の溝部、（２２）は厚さ０．５〜２μｍ程度の
二酸化シリコン層、（２３）は再結晶化されるべき厚さ
０．４〜１．０μｍ程度の多結晶シリコン層、（２４）
は厚さ２μｍ程度の二酸化ソリコン層である。
図において、（２０）はシリコン基板、（２１）はシリ
コン基板（２０）に掘り込まれた深さ０．５〜１μｍ程
度の複数の溝部、（２２）は厚さ０．５〜２μｍ程度の
二酸化シリコン層、（２３）は再結晶化されるべき厚さ
０．４〜１．０μｍ程度の多結晶シリコン層、（２４）
は厚さ２μｍ程度の二酸化ソリコン層である。
次に、このような本実施例の半導体単結晶膜形成のため
のウェハ構造の形成方法について説明する。第２図ｆａ
）において、シリコン基板（２０）上に設けられた窒化
シリコン１１５ （２５）は、写真製版技術によって幅
７０μｍ、間隔３０μｍにレジスト（２６）をマスクに
エツチングされたところである。さらにこのまま、第２
図（ｂｌに示すように、リアクティブイオンエツチング
によってシリコン基板（２０）はエツチングされ、溝部
（２１）が深さ０．５μｍ程度に形成される０次に、レ
ジスト（２６）が除去され、第２図ｔｅｌに示すように
、窒化シリコンＩｆｉ （２５）をマスクに９５０℃の
熱酸化によって溝部（２１）を二酸化ソリコン（２２ａ
）で埋め込む。この後、窒化シリコン層（２５）を除去
し、減圧ＣＶＤ法で二酸化シリコン層（２２）を二酸化
シリコン（２２ａ）およびシリコン基板（２０）上に形
成する。これによって、二酸化シリコン層（２２）は厚
み変化を有するにもかかわらず、表面は平坦となる。こ
こで二酸化シリコン層（２２）の一部を開口してシリコ
ン基板（２０）を露出してもよい、この後、第２図ｆｄ
ｌに示すように、多結晶シリコン［（２３）を５０００
人およびＣＶＤ法による二酸化シリコンＩ！ （２２）
を２μｍ程度それぞれ堆積する。
のウェハ構造の形成方法について説明する。第２図ｆａ
）において、シリコン基板（２０）上に設けられた窒化
シリコン１１５ （２５）は、写真製版技術によって幅
７０μｍ、間隔３０μｍにレジスト（２６）をマスクに
エツチングされたところである。さらにこのまま、第２
図（ｂｌに示すように、リアクティブイオンエツチング
によってシリコン基板（２０）はエツチングされ、溝部
（２１）が深さ０．５μｍ程度に形成される０次に、レ
ジスト（２６）が除去され、第２図ｔｅｌに示すように
、窒化シリコンＩｆｉ （２５）をマスクに９５０℃の
熱酸化によって溝部（２１）を二酸化ソリコン（２２ａ
）で埋め込む。この後、窒化シリコン層（２５）を除去
し、減圧ＣＶＤ法で二酸化シリコン層（２２）を二酸化
シリコン（２２ａ）およびシリコン基板（２０）上に形
成する。これによって、二酸化シリコン層（２２）は厚
み変化を有するにもかかわらず、表面は平坦となる。こ
こで二酸化シリコン層（２２）の一部を開口してシリコ
ン基板（２０）を露出してもよい、この後、第２図ｆｄ
ｌに示すように、多結晶シリコン［（２３）を５０００
人およびＣＶＤ法による二酸化シリコンＩ！ （２２）
を２μｍ程度それぞれ堆積する。
このような構造を有するウェハを、第４図に示したよう
に、シリコン基板（２０）側より１２００−１３００℃
に加勢し、表面側より線状のヒータによって加熱して狭
帯域の溶融領域を多結晶ンリコン層（２３）に生ぜしめ
、シリコン基板（２ｏ）の溝部（２１）と平行方向に０
．１〜０．５ ｍｍ／ｓｅｅで走査することにより、そ
の帯域を移動させて再結晶化を行うのである。このとき
、第３図＋ａ＋〜（Ｃ１に示すように、溶融再結晶化す
べき多結晶シリコン層（２３）の下層にある二酸化シリ
コン層（２２）の厚みが周期的に異なるため、その厚み
が厚い部分では熱は逃げにくく、薄い部分上では熱が逃
げやすいため低温となりゃすい。したがって、結晶成長
は低温から高温部へ、すなわち常に基板構造に定められ
たとおり、二酸化シリコン層（２２）の薄い部分上から
厚い部分上へ進む、そして、この二酸化シリコン層（２
２）の厚い領域上に両側からの結晶成長の結果である結
晶粒界が残されることになる。また、このとき結晶成長
の開始にあたって、二酸化シリコン層（２２）が開口部
を有し、シリコン基板（２０）の結晶軸を再結晶層が路
盤していれば、両側の結晶成長は同一の結晶面を有して
いるので結晶粒−界は形成されない。
に、シリコン基板（２０）側より１２００−１３００℃
に加勢し、表面側より線状のヒータによって加熱して狭
帯域の溶融領域を多結晶ンリコン層（２３）に生ぜしめ
、シリコン基板（２ｏ）の溝部（２１）と平行方向に０
．１〜０．５ ｍｍ／ｓｅｅで走査することにより、そ
の帯域を移動させて再結晶化を行うのである。このとき
、第３図＋ａ＋〜（Ｃ１に示すように、溶融再結晶化す
べき多結晶シリコン層（２３）の下層にある二酸化シリ
コン層（２２）の厚みが周期的に異なるため、その厚み
が厚い部分では熱は逃げにくく、薄い部分上では熱が逃
げやすいため低温となりゃすい。したがって、結晶成長
は低温から高温部へ、すなわち常に基板構造に定められ
たとおり、二酸化シリコン層（２２）の薄い部分上から
厚い部分上へ進む、そして、この二酸化シリコン層（２
２）の厚い領域上に両側からの結晶成長の結果である結
晶粒界が残されることになる。また、このとき結晶成長
の開始にあたって、二酸化シリコン層（２２）が開口部
を有し、シリコン基板（２０）の結晶軸を再結晶層が路
盤していれば、両側の結晶成長は同一の結晶面を有して
いるので結晶粒−界は形成されない。
なお、上記実施例で示したウェハ構造は基本構造であり
、基本的にランプ光あるいはヒータ等また高出力のレー
ザ光や電子ビームで照射された線状の溶融領域幅をウェ
ハ径の長さにわたって保つことは技術的に難しい。した
がって、これを緩和すべき構造をこの発明の基本構造に
加えた第７図のウェハ構造等も同様の効果を奏する。す
なわち、この実施例の半導体単結晶膜形成のためのウェ
ハ構造においては、多結晶シリコン層（２３）の上面に
、二酸化シリコン層（４１）、窒化シリコン層（４２）
および多結晶シリコン層（４０）が順次積層され、さら
に二酸化シリコン層（２４）が積層されている。
、基本的にランプ光あるいはヒータ等また高出力のレー
ザ光や電子ビームで照射された線状の溶融領域幅をウェ
ハ径の長さにわたって保つことは技術的に難しい。した
がって、これを緩和すべき構造をこの発明の基本構造に
加えた第７図のウェハ構造等も同様の効果を奏する。す
なわち、この実施例の半導体単結晶膜形成のためのウェ
ハ構造においては、多結晶シリコン層（２３）の上面に
、二酸化シリコン層（４１）、窒化シリコン層（４２）
および多結晶シリコン層（４０）が順次積層され、さら
に二酸化シリコン層（２４）が積層されている。
以上のように、この発明によれば複数の溝状凹部を設け
た半導体単結晶基板上に再結晶化されるべき多結晶ある
いは非晶質の半導体層を堆積するように構成したので、
再結晶化されるべき多結晶あるいは非晶質の半導体層の
再結晶化が所定の方向に進み、結晶粒界の少ないまたは
形成されない半導体単結晶１模形成のためのウェハ構造
が得られる効果がある。
た半導体単結晶基板上に再結晶化されるべき多結晶ある
いは非晶質の半導体層を堆積するように構成したので、
再結晶化されるべき多結晶あるいは非晶質の半導体層の
再結晶化が所定の方向に進み、結晶粒界の少ないまたは
形成されない半導体単結晶１模形成のためのウェハ構造
が得られる効果がある。
また、この発明の別に発明によれば、さらに再結晶化さ
れるべき多結晶あるいは非晶質の半導体Ｉ！ 、）：に
保護用の絶縁物層を４ｎ層するように構成したので、再
結晶化されるべき多結晶あるいは非晶質の半導体層が半
導体単結晶基板からの剥離を生しることのない半導体単
結晶膜形成のためのウェハ構造が得られる効果がある。
れるべき多結晶あるいは非晶質の半導体Ｉ！ 、）：に
保護用の絶縁物層を４ｎ層するように構成したので、再
結晶化されるべき多結晶あるいは非晶質の半導体層が半
導体単結晶基板からの剥離を生しることのない半導体単
結晶膜形成のためのウェハ構造が得られる効果がある。
さらに、この発明のさらに別の発明によれば、さらに再
結晶化されるべき多結晶あるいは非晶質の半導体層上に
保護用の絶縁物層および多結晶半導体層を積層するよう
に構成したので、再結晶化されるべき多結晶あるいは非
晶質の半導体層の再結晶化時の表面加熱をより有効かつ
均一にする半導体単結晶膜形成のためのウェハ構造が得
られる効果がある。
結晶化されるべき多結晶あるいは非晶質の半導体層上に
保護用の絶縁物層および多結晶半導体層を積層するよう
に構成したので、再結晶化されるべき多結晶あるいは非
晶質の半導体層の再結晶化時の表面加熱をより有効かつ
均一にする半導体単結晶膜形成のためのウェハ構造が得
られる効果がある。
第１図はこの発明の一実施例による半導体単結晶膜形成
のためのウェハ構造を示す断面図、第２図ｆａｌ〜（ｄ
ｉは第１図に示したウェハ構造の形成方法の順次の工程
を示す断面図、第３図ｆａｌ〜ｔｅｌは単結晶が得られ
る原理を示す平面図、断面図および線図、第４図はヒー
タを用いた帯域溶融再結晶化装置を示す斜視図、第５図
は従来のウェハ構造を示す断面図、第６図（ａｔ、 （
ｂｌは従来のウェハ構造における再結晶化層の様子を示
す平面図および断面図、第７図はこの発明の他の実施例
による半導体単結晶膜形成のためのウェハ構造を示す断
面図である。 （２０）はシリコン基板、（２１）は溝部、（２２）は
二酸化シリコン層、（２２ａ）は絶縁物、（２３）は多
結晶シリコン層、（２４）は二酸化シリコン層、（４０
）は多結晶シリコン居、（４１）は二酸化シリコン層、
（４２）は窒化シリコン層。 なお、図中、同一符号は
同一または相当部分を示す。
のためのウェハ構造を示す断面図、第２図ｆａｌ〜（ｄ
ｉは第１図に示したウェハ構造の形成方法の順次の工程
を示す断面図、第３図ｆａｌ〜ｔｅｌは単結晶が得られ
る原理を示す平面図、断面図および線図、第４図はヒー
タを用いた帯域溶融再結晶化装置を示す斜視図、第５図
は従来のウェハ構造を示す断面図、第６図（ａｔ、 （
ｂｌは従来のウェハ構造における再結晶化層の様子を示
す平面図および断面図、第７図はこの発明の他の実施例
による半導体単結晶膜形成のためのウェハ構造を示す断
面図である。 （２０）はシリコン基板、（２１）は溝部、（２２）は
二酸化シリコン層、（２２ａ）は絶縁物、（２３）は多
結晶シリコン層、（２４）は二酸化シリコン層、（４０
）は多結晶シリコン居、（４１）は二酸化シリコン層、
（４２）は窒化シリコン層。 なお、図中、同一符号は
同一または相当部分を示す。
Claims (5)
- （１）半導体単結晶基板と、この半導体単結晶基板の一
主面に溝状に形成された複数の凹部と、これら凹部に埋
め込まれた絶縁物と、これら絶縁物上および上記半導体
単結晶基板上に堆積され上記絶縁物と一体化した絶縁物
層と、この絶縁物層上に設けられた再結晶化されるべき
多結晶または非晶質の半導体層とを備えることを特徴と
する半導体単結晶膜形成のためのウェハ構造。 - （２）半導体単結晶基板と、この半導体単結晶基板の一
主面に溝状に形成された複数の凹部と、これら凹部に埋
め込まれた絶縁物と、これら絶縁物上および上記半導体
単結晶基板上に堆積され上記絶縁物と一体化した絶縁物
層と、この絶縁物層上に設けられた再結晶化されるべき
多結晶または非晶質の半導体層と、この再結晶化される
べき多結晶または非晶質の半導体層上に積層された上記
絶縁物層とは異なる保護用絶縁物層とを備えることを特
徴とする半導体単結晶膜形成のためのウェハ構造。 - （３）半導体単結晶基板と、この半導体単結晶基板の一
主面に溝状に形成された複数の凹部と、これら凹部に埋
め込まれた絶縁物と、これら絶縁物上および上記半導体
単結晶基板上に堆積され上記絶縁物と一体化した絶縁物
層と、この絶縁物層上に設けられた再結晶化されるべき
多結晶または非晶質の半導体層と、この再結晶化される
べき多結晶または非晶質の半導体層上に積層された上記
絶縁物層とは異なる保護用絶縁物層および多結晶半導体
層とを備えることを特徴とする半導体単結晶膜形成のた
めのウェハ構造。 - （４）上記半導体単結晶基板および多結晶または非晶質
の半導体層がシリコン基板およびシリコン層であること
を特徴とする特許請求の範囲第１項、第２項または第３
項記載の半導体単結晶膜形成のためのウェハ構造。 - （５）上記絶縁物層の一部に開口部を設け、この絶縁物
層上に堆積される上記多結晶または非晶質の半導体層と
上記半導体単結晶基板とが上記開口部を介して直接接触
するようにしたことを特徴とする特許請求の範囲の第１
項、第２項、第３項または第４項記載の半導体単結晶膜
形成のためのウェハ構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205667A JPS6265317A (ja) | 1985-09-17 | 1985-09-17 | 半導体単結晶膜形成のためのウエハ構造 |
| US07/607,800 US5094714A (en) | 1985-09-17 | 1990-10-31 | Wafer structure for forming a semiconductor single crystal film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205667A JPS6265317A (ja) | 1985-09-17 | 1985-09-17 | 半導体単結晶膜形成のためのウエハ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265317A true JPS6265317A (ja) | 1987-03-24 |
Family
ID=16510693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205667A Pending JPS6265317A (ja) | 1985-09-17 | 1985-09-17 | 半導体単結晶膜形成のためのウエハ構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5094714A (ja) |
| JP (1) | JPS6265317A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908150B2 (ja) * | 1992-11-27 | 1999-06-21 | 日本電気株式会社 | Ｓｏｉ基板構造及びその製造方法 |
| JP2917867B2 (ja) * | 1995-08-14 | 1999-07-12 | 日本電気株式会社 | 多層配線基板 |
| US6017828A (en) * | 1997-05-21 | 2000-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for preventing backside polysilicon peeling in a 4T+2R SRAM process |
| DE102013109163B4 (de) | 2013-08-23 | 2022-05-12 | Helmholtz-Zentrum Berlin für Materialien und Energie Gesellschaft mit beschränkter Haftung | Verfahren zur Herstellung polykristalliner, 3D-Strukturen aufweisender Siliziumschichten gleichmäßiger Dicke |
| US10283402B2 (en) * | 2015-03-03 | 2019-05-07 | Globalwafers Co., Ltd. | Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969168A (en) * | 1974-02-28 | 1976-07-13 | Motorola, Inc. | Method for filling grooves and moats used on semiconductor devices |
| JPS5841659B2 (ja) * | 1977-08-30 | 1983-09-13 | 株式会社東芝 | 絶縁膜の形成方法 |
| US4371421A (en) * | 1981-04-16 | 1983-02-01 | Massachusetts Institute Of Technology | Lateral epitaxial growth by seeded solidification |
| US4544576A (en) * | 1981-07-27 | 1985-10-01 | International Business Machines Corporation | Deep dielectric isolation by fused glass |
| JPS5840822A (ja) * | 1981-09-03 | 1983-03-09 | Nec Corp | 半導体単結晶膜形成法 |
| US4565599A (en) * | 1981-12-21 | 1986-01-21 | Massachusetts Institute Of Technology | Graphoepitaxy by encapsulation |
| JPS58130517A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 単結晶薄膜の製造方法 |
| JPS5961118A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4444620A (en) * | 1983-09-12 | 1984-04-24 | Bell Telephone Laboratories, Incorporated | Growth of oriented single crystal semiconductor on insulator |
| US4585512A (en) * | 1984-01-27 | 1986-04-29 | Sony Corporation | Method for making seed crystals for single-crystal semiconductor devices |
| FR2580672B1 (fr) * | 1985-04-19 | 1987-05-15 | France Etat | Procede de fabrication sur un support isolant d'un film de silicium monocristallin oriente et a defauts localises |
| FR2580673B1 (fr) * | 1985-04-19 | 1987-09-25 | Haond Michel | Procede de fabrication sur un support isolant d'un film de silicium monocristallin oriente et a defauts localises |
-
1985
- 1985-09-17 JP JP60205667A patent/JPS6265317A/ja active Pending
-
1990
- 1990-10-31 US US07/607,800 patent/US5094714A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5094714A (en) | 1992-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670088A (en) | Lateral epitaxial growth by seeded solidification | |
| US5310446A (en) | Method for producing semiconductor film | |
| US4395433A (en) | Method for manufacturing a semiconductor device having regions of different thermal conductivity | |
| US4596604A (en) | Method of manufacturing a multilayer semiconductor device | |
| EP1054452A3 (en) | TFT and method for its fabrication | |
| JPS6265317A (ja) | 半導体単結晶膜形成のためのウエハ構造 | |
| JPS6155252B2 (ja) | ||
| WO1982003639A1 (en) | Lateral epitaxial growth by seeded solidification | |
| US4678538A (en) | Process for the production of an insulating support on an oriented monocrystalline silicon film with localized defects | |
| US4801351A (en) | Method of manufacturing monocrystalline thin-film | |
| JPH0442358B2 (ja) | ||
| JPS5825220A (ja) | 半導体基体の製作方法 | |
| JPS58180019A (ja) | 半導体基体およびその製造方法 | |
| JPS6252923A (ja) | 誘電体による半導体層の絶縁分離方法 | |
| JPH0582733B2 (ja) | ||
| JPS63300510A (ja) | 積層型半導体装置 | |
| JPS6362893B2 (ja) | ||
| JPS6379953A (ja) | 単結晶薄膜の製造方法 | |
| JPH0744149B2 (ja) | シリコン膜の単結晶化方法 | |
| JPH027414A (ja) | Ｓｏｉ薄膜形成方法 | |
| JPS5837916A (ja) | 半導体装置の製造方法 | |
| JPH01290219A (ja) | 半導体装置の製造方法 | |
| JPS63108A (ja) | 半導体素子の製造方法 | |
| JPS6246510A (ja) | 半導体装置の製造方法 | |
| JPS63209118A (ja) | 半導体装置とその製造方法 |