JPS6265288A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6265288A JPS6265288A JP60204721A JP20472185A JPS6265288A JP S6265288 A JPS6265288 A JP S6265288A JP 60204721 A JP60204721 A JP 60204721A JP 20472185 A JP20472185 A JP 20472185A JP S6265288 A JPS6265288 A JP S6265288A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- circuits
- write
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置に関するものである。
従来の技術
従来の半導体記憶装置では、全ピント、リセットするよ
うな場合においても、通常の書込み操作によって、順番
にアドレスを選択しながら、数ビットずつ”１” 及び
“０″を書込まなければならないので非常に長い時間を
要した。
うな場合においても、通常の書込み操作によって、順番
にアドレスを選択しながら、数ビットずつ”１” 及び
“０″を書込まなければならないので非常に長い時間を
要した。
発明が解決しようとする問題点
画像処理においては画像データを記憶するために半導体
記憶装置が通常用いられているが、画像処理では全画素
を同時にセットしたリリセノトしたりする操作がしばし
ば行われるにもかかわらず、半導体記憶装置に、それに
対応する機能がないために、通常のデータ書込み操作を
繰り返し行うことによって、全画素のセット、リセット
を実現していたが、シリアルに処理するために必然的に
処理時間が大きくなった。
記憶装置が通常用いられているが、画像処理では全画素
を同時にセットしたリリセノトしたりする操作がしばし
ば行われるにもかかわらず、半導体記憶装置に、それに
対応する機能がないために、通常のデータ書込み操作を
繰り返し行うことによって、全画素のセット、リセット
を実現していたが、シリアルに処理するために必然的に
処理時間が大きくなった。
本発明は通常の半導体記憶装置に全ピ、７）ＰＩ時書込
み機能を付加することによって、上記の問題点を解決し
たものである。
み機能を付加することによって、上記の問題点を解決し
たものである。
問題点を解決するだめの手段
以上述べてきたような全ビット同時書込み機能を実現す
るために、行デコーダー回路、及び列デコーダー回路に
おいて、通常のアドレス入力によるデコード結果と、オ
ールセット、リセット機能をコントロールするだめの入
力信号の論理和を作る回路を設け、その論理和信号によ
って、ワード線をドライブしたり、あるいはビット線の
選択ゲ−トを開閉したりする。
るために、行デコーダー回路、及び列デコーダー回路に
おいて、通常のアドレス入力によるデコード結果と、オ
ールセット、リセット機能をコントロールするだめの入
力信号の論理和を作る回路を設け、その論理和信号によ
って、ワード線をドライブしたり、あるいはビット線の
選択ゲ−トを開閉したりする。
作 用
このようなアドレスデコード回路を用いれば、オールセ
ット、リセット入力を゛０″状態に保っている限り、通
常のアドレス入力信号を使ったデータの書込み、及び読
出しができるが、その上に、オールセット、リセット入
力に““１” を入力することによって、全ワード線が
ドライブされ、また全ビット線の選択ゲートが閉じて、
全記憶セルに、その時のデータ入力信号の状態が書き込
まれることになる。
ット、リセット入力を゛０″状態に保っている限り、通
常のアドレス入力信号を使ったデータの書込み、及び読
出しができるが、その上に、オールセット、リセット入
力に““１” を入力することによって、全ワード線が
ドライブされ、また全ビット線の選択ゲートが閉じて、
全記憶セルに、その時のデータ入力信号の状態が書き込
まれることになる。
実施例
以下、本発明の実施例について図面とともに説明する。
通常の半導体記憶装置はマトリクス状に並んだ記憶セル
１の中から、外部より入力されるアドレス信号によって
、行アドレスデコード回路２を通して選択された１本の
ワード線３と、列アドレスデコード回路４を通して選択
されたビット線５の交わる場所にある記憶セルを選択し
て、それに対して読出しや書込みを行うが、本発明にお
ける半導体記憶装置では、これらのデコード回路の後に
、デコード結果とオールセントリセット要求信号との論
理和を作る回路ｅを設けて、この論理和信号によってワ
ード線をドライブしたり、ビット線選択ゲート７を通し
てビット線を選択したりする。オールセットリセット要
求信号は専用の端子を設けて外部から入力することも可
能であるし、あるいは、従来から存在する制御信号であ
る、ＷＥ倍信号、ＯＥ倍信号特定の組合せによって、チ
ップ内部の論理回路を通して、内部で発生させることも
可能である。
１の中から、外部より入力されるアドレス信号によって
、行アドレスデコード回路２を通して選択された１本の
ワード線３と、列アドレスデコード回路４を通して選択
されたビット線５の交わる場所にある記憶セルを選択し
て、それに対して読出しや書込みを行うが、本発明にお
ける半導体記憶装置では、これらのデコード回路の後に
、デコード結果とオールセントリセット要求信号との論
理和を作る回路ｅを設けて、この論理和信号によってワ
ード線をドライブしたり、ビット線選択ゲート７を通し
てビット線を選択したりする。オールセットリセット要
求信号は専用の端子を設けて外部から入力することも可
能であるし、あるいは、従来から存在する制御信号であ
る、ＷＥ倍信号、ＯＥ倍信号特定の組合せによって、チ
ップ内部の論理回路を通して、内部で発生させることも
可能である。
発明の効果
以上のように、本発明によれば、オールセット・リセッ
ト要求信号を与えることにより、全記憶セルに同時に並
列に同じデータを書込むことが可能である。またオール
セット・リセット要求信号を与えない状態においては通
常の半導体記憶装置と全く同じ機能をはたす。このよう
な半導体記憶装置はオールセットリセットを行う機会の
多い、画像データ格納用の記憶装置として特に有効であ
ると考えられる。
ト要求信号を与えることにより、全記憶セルに同時に並
列に同じデータを書込むことが可能である。またオール
セット・リセット要求信号を与えない状態においては通
常の半導体記憶装置と全く同じ機能をはたす。このよう
な半導体記憶装置はオールセットリセットを行う機会の
多い、画像データ格納用の記憶装置として特に有効であ
ると考えられる。
図は本発明の一実施例における半導体記憶装置の構成図
である。 １ ・・・・記憶セルアレイ、２・・・・・・行アドレ
スデコード回路、３・・・・・ワード線、４・・・・・
・列アドレスデコード回路、５ ・・・ビット線、６・
・・・・・論理和回路、７ ・・・ビット線選択ゲート
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
一言乙傷七曳アレイ ｚ−−−ｆｔ７ｐＬ２Ｐ−）−ｒ ｏｇ３−一−ワーＥ
−篠 ４−ＪシアＶレス灼−レ１ヨｊもＮ ５−一じ）ｌス Ｇ−１１）！和回路 ７−−− （、Ｌ￥ヰ４ＬＸテー卜 デ一ゲ＾Ｊ
である。 １ ・・・・記憶セルアレイ、２・・・・・・行アドレ
スデコード回路、３・・・・・ワード線、４・・・・・
・列アドレスデコード回路、５ ・・・ビット線、６・
・・・・・論理和回路、７ ・・・ビット線選択ゲート
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
一言乙傷七曳アレイ ｚ−−−ｆｔ７ｐＬ２Ｐ−）−ｒ ｏｇ３−一−ワーＥ
−篠 ４−ＪシアＶレス灼−レ１ヨｊもＮ ５−一じ）ｌス Ｇ−１１）！和回路 ７−−− （、Ｌ￥ヰ４ＬＸテー卜 デ一ゲ＾Ｊ
Claims (1)
- 通常の入力以外に、全ビットのセット、リセット機能を
コントロールするための外部入力を持ち、その外部入力
によって、全ワード線をドライブするとともに、全ビッ
ト線の選択ゲートを閉じることによって、全記憶セルに
“１”あるいは“０”を同時に書込む機能を有する半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204721A JPS6265288A (ja) | 1985-09-17 | 1985-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204721A JPS6265288A (ja) | 1985-09-17 | 1985-09-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265288A true JPS6265288A (ja) | 1987-03-24 |
Family
ID=16495207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204721A Pending JPS6265288A (ja) | 1985-09-17 | 1985-09-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0321847A2 (en) * | 1987-12-21 | 1989-06-28 | Kabushiki Kaisha Toshiba | Semiconductor memory capable of improving data rewrite speed |
-
1985
- 1985-09-17 JP JP60204721A patent/JPS6265288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0321847A2 (en) * | 1987-12-21 | 1989-06-28 | Kabushiki Kaisha Toshiba | Semiconductor memory capable of improving data rewrite speed |
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