JPS6265143A - Fault signal generating system - Google Patents

Abstract

PURPOSE:To attain the effective diagnosis, check, etc. of a fault of a logical device by writing a prescribed data to a RAM and producing a fault signal after receiving a fault allocating request or the actual fault generation state of a logic circuit. CONSTITUTION:A service processor 1 delivers a fault signal allocating request and an interruption address is delivered to the head address A of a program of a ROM 16 designated under the control of an interruption control circuit 10. Thus the prescribed n-bit address of a RAM 23 is replaced and the fault generation data is written. Then a fault generation state is set when an instruction is executed to give an access to the address storing the fault generating signal. Thus the fault is processed by a program stored in the ROM 16. When an error actually occurs within a logic circuit, the fault is designated from a fault display register 25. An interruption address is designated under the control of the circuit 10 that received said fault designation. Thus the head address B is designated with the fault processing of the ROM 16. Then a fault processing program is executed by the RAM 23.

Description

【発明の詳細な説明】[Detailed description of the invention]

〔産業上の利用分野〕 本発明は障害信号発生方式に関し、４Ｉにマイクロプロ
グラミング方式のもとで運用される論理装置における障
害の診断、検査を行なうために必要な障害信号の効率的
発生を図った障害信号発生方式に関する。 〔従来の技術〕 従来、論理装置の診断または検査は、通常プログラムで
検査できる範囲、すなわちノー−ドウエアに対する人工
的固定障害の付与、あるいはプログラム的に用意する規
定外データに対する例外的処理、もしくは規定された機
能に対する評価処理といった内容に限定されて行なわれ
ている。 〔発明が解決しようとする問題点〕 しかしながら従来のこの種の障害信号発生方式はその処
理内容が上述した如く著しく限定された定型的なものと
なっており、そのため論理装置の非同期的障害に対する
評価は多大の工数をかけ、しかも限定された少数の事例
についてのみ実施しうるに過ぎないという欠点がある０
本発明の目的も上述した欠点を除去し工数を大幅に削減
した状態で故多くの挙例について障害を評価しうる障害
信号発生方式を提供することＫある。 〔問題点を解決するための手段〕 本発明の方式は、マイクロプログラミング方式のもとで
運用する論理装置の障害の診断および検査を行なうため
の障害信号を発生する障害信号発生方式において、マイ
クロ命令によってアクセスされた人工的障害にもとづく
障害発生信号を出力するＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ）と前記論理装置の実嵌的障害に
もとづく障害発生信号を出力する障害検出回路のいずれ
かの出力が得られたときに前記論理装置のマイクロシー
ケンス回路に対する割込動作の起動を行なわせる割込制
御手段と、前記マイクロクーケンス回路外からの指示に
もとづき前記ＲＡＭに指定される情報を格納するプロダ
ラムの制御のもとに実行されろマイクロ命令の動作指示
を前記割込制御手段による割込動作時に行なって障害信
号を発生せしめる障害信号発生手段とを備えて構成され
る。 〔実施例〕 次に図面を参照して本発明の詳細な説明する。 第１図は本発明の一実施例を示すブロック図である。 第１図に示す実施例の構成はサービスプロセッサ１１割
込制御回路１０．インクリメンタ】１゜アドレスレジス
タ１２．アドレススタック１３゜加算器１４．−ｒルチ
プＬ／／す１５．　　ＲＯＭ（ＲｅａｄＯｎｌｙ　Ｍｅ
ｍｏｒｙ）１６．ＲＡＭ１７．　−ｊルナプレクサ１８
．命令レジスタ】９．データレジスタ２０゜デコーダ２
１．マルチプレクサ２２．ＲＡＭ２３゜ＯＲ回路２４．
障害表示用レジスタ２５．障害検出回路２６．演算回路
３０を備えて構成され、このうち割込制御回路】０から
デコーダ２１までの一点鎖線で示す部分がマイクロシー
ケンス回路を構成する。 マイクロシーケンス回路はマイクロプログラムの制御の
もとＫその動作シーケンスがコントロールされ、演算回
路３０とはデータバス１００．アドレスバス２００を介
してアドレス、データの転送を行ない所定の運用目的を
達成する。 ＲＯＭ１６は外部からの指示によってＲＡＭ１７のほか
後述するＲＡ２３に指定される情報を格納するマイクロ
プログラム、診断マイクロプログラムのほかマイクロシ
ーケンス回路を対象とする制御用のマイクロプログラム
等を内蔵するＲＡＭ１７はマイクロプログラムを格納す
るメモリである。これらＲＯＭ１６およびＲＡＭ１７の
出力はマルチプレクサ１８に供給される。ＲＡＭ］７は
また人力ライン１７１、データバス１００を介して演算
回路３０とのデータの転送を行なう。 マルチプレクサ１８は入力ライン１８１を介して受ける
マルチプレクサ１５の選択出力に対応してＲＯＭ１６も
しくはＲＡＭ１７の出力のいずれかを選択出力し命令レ
ジスタ１９もしくはデータレジスタ２０いずれかに供給
する。 命令レジスタ１９の出力はデコーダ２１に供給嘔れデコ
ードされてコマンド信号としてマイクロシーケンス回路
の各部に供給され、またデータレジスタの出力はデータ
バス１００を介して演算回路３０に供給される。 さて、ＲＯＭ１６による制御のもとにマイクロプログラ
ム命令が処理される都度、その命令コードはこれを処理
するマイクロルーチンの先頭番地に変換されインクリメ
ンタ１１を介してアドレスナンバーを１つづつ増しなが
ら次番地を指定しつつアドレスレジスタ１２に供給され
る。 アドレスレジスタ１２は命令コードが通常の逐次実行う
−ケンスによるものであるときはこれを通常命令アドレ
スとしてマルチプレクサ１５に送出する。また命令コー
ドがサブルーチン実行等によるジャンプ命令も[Industrial Application Field] The present invention relates to a fault signal generation method, and is aimed at efficiently generating fault signals necessary for diagnosing and inspecting faults in logic devices operated under the 4I microprogramming method. This paper relates to a fault signal generation method. [Prior Art] Conventionally, diagnosis or testing of logical devices has been limited to the range that can be tested by normal programs, that is, adding artificial fixed faults to nodeware, or exceptional processing or processing of non-standard data prepared programmatically. The content is limited to evaluation processing for the functions that have been provided. [Problems to be Solved by the Invention] However, as described above, the processing content of conventional fault signal generation methods of this type is extremely limited and standard, and therefore it is difficult to evaluate asynchronous faults in logic devices. The drawback is that it takes a lot of man-hours and can only be implemented in a limited number of cases.
Another object of the present invention is to provide a fault signal generation method that can evaluate faults in many examples while eliminating the above-mentioned drawbacks and greatly reducing the number of man-hours. [Means for Solving the Problems] The method of the present invention is a fault signal generation method for generating fault signals for diagnosing and inspecting faults in logic devices operated under a microprogramming method. RAM (Random Acc
ess Memory) and a fault detection circuit that outputs a fault occurrence signal based on an actual fault in the logic device, an interrupt operation for the microsequence circuit of the logic device is activated. The interrupt control means interrupts operation instructions of microinstructions to be executed under the control of an interrupt control means and a program RAM that stores information specified in the RAM based on instructions from outside the microcoupled circuit. and a fault signal generating means for generating a fault signal during the read operation. [Example] Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. The configuration of the embodiment shown in FIG. 1 is as follows: service processor 11 interrupt control circuit 10. Incrementer】1゜Address register 12. Address stack 13° adder 14. -rrutip L//su15. ROM (Read Only Me
mory)16. RAM17. -j Lunaplexa 18
．． Instruction register】9. Data register 20° decoder 2
1. Multiplexer 22. RAM23°OR circuit 24.
Fault display register 25. Fault detection circuit 26. The circuit includes an arithmetic circuit 30, of which a portion from interrupt control circuit 0 to decoder 21 shown by a dashed line constitutes a microsequence circuit. The operation sequence of the microsequence circuit is controlled by the microprogram, and the arithmetic circuit 30 is connected to the data bus 100. Addresses and data are transferred via the address bus 200 to achieve a predetermined operational purpose. The ROM 16 stores a microprogram to store information specified in the RAM 17 as well as RA 23 (to be described later) according to instructions from the outside, a diagnostic microprogram, and a microprogram for controlling the microsequence circuit. This is memory for storing data. The outputs of these ROM 16 and RAM 17 are supplied to a multiplexer 18. RAM] 7 also transfers data to and from the arithmetic circuit 30 via the human power line 171 and the data bus 100. The multiplexer 18 selectively outputs either the output of the ROM 16 or the RAM 17 in response to the selected output of the multiplexer 15 received via the input line 181, and supplies it to either the instruction register 19 or the data register 20. The output of the command register 19 is supplied to a decoder 21, decoded, and supplied as a command signal to each part of the microsequence circuit, and the output of the data register is supplied to the arithmetic circuit 30 via the data bus 100. Now, each time a microprogram instruction is processed under the control of the ROM 16, the instruction code is converted to the starting address of the microroutine that processes it, and the address number is incremented by one via the incrementer 11, and then the next address is transferred. is supplied to the address register 12 while specifying the address. When the instruction code is based on normal sequential execution, the address register 12 sends it to the multiplexer 15 as a normal instruction address. Also, the instruction code may be a jump instruction due to subroutine execution, etc.

【７〈は
割込み処理のときＫは当該ジャンプ、割込み処理が完了
するまで実行中の通常命令アドレスは順番にアドレスス
タック１３に一時退避せしめ復帰指令によって戻るべき
復帰番地を確保し、その出力は復帰アドレスとしてマル
チプレクサ１５に供給する。ジャンプ命令が命令レジス
タ１９から出されるとき、直接ジャンプの場合はそのア
ドレスがそのままマルチプレクサ１５に、また条件付ジ
ャンプの場合は条件によって変更するアドレスを決定す
る±にの演算が加算器１４によって行なわれ、アドレス
レジスタ１２から供給される通常命令アドレスに対し十
にの演算を実施したアドレスナンバーがマルチプレクサ
１５に供給される。 マルチプレクサ１８にはなお、マイクロ命令実行に伴っ
て発生するアドレス更新命令に対応する更新アドレスも
アドレスバス２００を介して提供されこれら種種のアド
レスのいずれか１つがマイクロ命令に対応して選択され
つつＲＯＭ１６もしくはＲＡＭ１７に入出カライン１５
１を介して提供される。 通常、このように動作している論理装置の診断または検
査は、マイクロシーケンス回路を構成スるハードウェア
に固定的な障害を与えるとか、プログラム的に用意する
規定外データに対する例外処理、あるいは規定された機
能に対する処理処理といったプログラムで検査できる限
定範囲のものに限られてしまい、自動的処理が基本的に
困難でしかも処理すべき障害事例もまた限定されてしま
う欠点を有するものであることは前述したとおりである
。 そこで本実施例においては次のようにしてこの問題の解
決を図っている。 ＲＡＭ２３には障害信号を発生させるための障害信号発
生データを所定の２値情報で書込むための所定の複数番
地が確保されておシ、マルチプクサ２２の出力するマイ
クロ命令によってデータバス１００を介してメインメモ
リ等から受ける障害発生データが書込まれる。この書込
み処理プログラムはＲＯＭ１６に格納され後述する如く
サービスプロセッサ１内厳の書込み指令マイクロプログ
ラムの制御のもとＦＲＯＭ１６の書込み処理が起動され
そのマイクロ命令によってＲＡＭ２３に対する書込みが
実施される。 マルチプレクサ２２には上述したマイクロ命令コードの
ほかシこアドレスバスを介してＲＡＭ２３に確保した複
数のアドレスを更新すべき更新アドレスも提供される。 ＲＡＭ２３の指定したエリアに障害発生データを書込ま
せるマイクロプログラムは前述した如くＲＯＭ１６に内
蔵されてお夛、このマイクロプログラムの先頭番地を指
定して起動させることにより書込みがサービスプロセッ
サの書込み指令マイクロプログラムによって実行される
。またナービスプロセッ？１１よこのようにＲＡＭ２３
に対し論理装置の外部から所定の番地に所定の障害発生
データを書込ませるためのマイクロプログラムを内蔵し
論理装置がマイクロプログラムを実行中に割込み処理よ
って障害信号を発生させるものである。 こうしてＲＡＭ２３を障害発生データ専用のＲＡＭとし
て利用し障害発生データが書込まれた番地が読出される
都度、障害が発生したことを示す障害発生信号をＯＲ回
路２４に出力する。この障害発生信号はＲＡＭ２３に対
して書込まれた障害発生データにもとづく人工的障害に
本とづ〈障害発生信号である。 さて、障害検出回路２６は論理装置内の所定の検出部位
で発生した実際の障害に本とづいて送り込まれるエラー
信号を受ける都度障害発生信号を出力しＯＲ回路２４に
供給する。 ＯＲ回路２４はこうＬ７て、実際的障害にもとづく障害
発生信号とともに人工的障害にもとづく障害発生信号の
２人力の少なくとも１つを受けるときいずれかの障害発
生信号を論理和出力信号とし７て発生、これを障害表示
用レジスタ２５に出力する。 障害表示用レジスタ２５はこのＯＲ回路２４の出力を受
けるととに一旦これを格納し７たうえ読出してデータバ
ス１００と割込み制御回路１０に障害表示指令として供
給する。 データバス１００Ｋ供給された障害表示指令は演算回路
３０に提供され、また割込み制御回路１０に供給された
障害表示指令はこれによってマイクロシーケンス回路に
対し割込み動作の起動を行なわせる。 割込み制御回路】Ｏはコマンド、マイクロ命令実行上の
割込み、それに障害表示指令を受けこれらの実行シーケ
ンスの制御等を行ないマイクロシーケンス回路に対する
割込みアドレスの発生を行なう。この割込みアドレスは
割込み制御回路１０に対する各入力ごとにそれぞれ異る
ものが設定されＲＯＭ１６の異る番地が指定され、これ
ら指定アドレスがそれぞれの割込みプログラムの先頭番
地となる。割込みアドレスの発生についてさらに詳述す
ると次のとおシである。 サービスプロセッサ１はＲＡＭ２３の所定のエリアに障
害発生データを所定の形式で書込ませる指令を出すため
のマイクロプログラムのほか、論理装置の障害発生時に
おける応答機能診断のためのマイクロプログラム等を自
薦するサービス専用のプロセッサでちゃ、所望に応じ論
理装置内を人工的に障害状態とするための障害信号を発
生せしめる障害信号発生指令を割込み制御回路１０に供
給する。 ところで、障害発生に対しては次の２つの基本的処理が
とられる。 その１は、人工的に障害発生状態とする場合の処理であ
シ、あらかじめサービスプロセッサ１から障害信号植付
要求を出し割込み制御回路１０の制御のもとくマルチプ
レクサ１５を介してＲＯＭ１６の指定されたＡ番地に割
込みをかける割込みアドレスを出力する。この人番地は
ＲＡＭ２３の指定された番地に指定された障害発生デー
タを書込ませるためのプログラムの先頭番地である。こ
のプログラムが起動されるとＲＡＭ２３の指定された番
地が更新され指定されたデータが書込まれる。 これら番地、データに関する情報は、通常、パスライン
を介してメインメモリのメイルボックス等から読出され
る。 ＲＡＭ２３にはこの目的のために所定のｎビットが所定
の複数アドレスに確保され、ＲＯＭ１６の書込み処理プ
ログラムの制御のもとＫその更新が行なわれ上述した障
害発生データが書込まれる。このあと障害発生信号の格
納されている番地をアクセスする命令が実行されると障
害発生状態となシＲＯＭ１６内蔵の障害処理プログラム
を走らせ所定の障害処理を実行する。 その２は論理装置内で実際にエラーが発生した場合にお
ける処理である。この場合には後述する如く障害表示指
令が障害表示用レジスタ２５から出され、これを受けた
トラップ制御回路１０の制御のもとに上記入とは異る割
込みアドレスＢが指定され、ＲＯＭ１６のＢ番地に割込
みをかける。Ｂ番地はエラー発生時において行なうべき
障害処理を発動せしめるプログラムの先頭番地であ）、
これが指定されることＫよって障害処理プログラムが走
り所定の処理が行なわれる。 なおコマンド、割込みの入力に対してもそれぞれ異るア
ドレスを指定する割込みアドレスが出力するよう罠制御
され、これら割込みアドレスによってＲＯＭ１６の指定
の番地に割込みがかけられ所定の制御用マイクロプログ
ラムが起動される。 こうしてＲＡＭ２３によって確保されているｎビットの
エリアに対し所定の障害発生データをサービスプロセッ
サＩＫよる外部からの指令で書込ませ、このおとこれを
アクセスする割込み命令を実行するという手段によって
書込みデータに対する障害信号の発生とその処理が行な
われ、その結果はサービスプロセッサ１に報告される。 サービスプロセッサ１は、こうして報告されたデータに
対しての判定処理を行なう。 このようにして、自動的かつ効率的に障害信号の発生な
らびに障害信号に対応する処理が行なわれ、割込み処理
が完了したあとはアドレススタック１３による復帰アド
レスに戻って再び正常命令のルーチンに復帰する。 〔発明の効果〕 以上説明したように本発明によれば、障害信号発生用に
設けたＲＡＭに外部からの指示によって所定のデータを
書込んで障害信号を発生せしめるという手段を備えて障
害処理を行なわせることにより、論理装置の非同期的障
害に対する評価を自動的に処理し、大幅に工数を削減し
た状態で多数の事例について実施することができる障害
信号発生方式が実現できるという効果がある。[7〈 is for interrupt processing, K is the corresponding jump, the address of the normal instruction being executed is temporarily saved in the address stack 13 in order until the interrupt processing is completed, the return address to be returned to is secured by the return command, and the output is returned. It is supplied to multiplexer 15 as an address. When a jump instruction is issued from the instruction register 19, in the case of a direct jump, the address is directly sent to the multiplexer 15, and in the case of a conditional jump, a ± operation is performed by the adder 14 to determine the address to be changed depending on the condition. , an address number obtained by performing ten operations on the normal instruction address supplied from the address register 12 is supplied to the multiplexer 15. The multiplexer 18 is also provided with an update address corresponding to an address update instruction generated in conjunction with the execution of a microinstruction via the address bus 200, and one of these various addresses is selected in response to the microinstruction and is then sent to the ROM 16. Or input/output line 15 to RAM 17
Provided via 1. Normally, diagnosis or inspection of a logic device operating in this way involves detecting fixed faults in the hardware that makes up the microsequence circuit, exception handling for non-standard data prepared programmatically, or As mentioned above, this method is limited to a limited range of things that can be inspected by a program, such as processing for certain functions, and has the disadvantage that automatic processing is basically difficult, and the number of failure cases that need to be handled is also limited. As I said. Therefore, in this embodiment, this problem is solved as follows. A plurality of predetermined addresses are secured in the RAM 23 for writing fault signal generation data as predetermined binary information for generating a fault signal. Failure occurrence data received from the main memory etc. is written. This write processing program is stored in the ROM 16, and as will be described later, the write processing of the FROM 16 is activated under the control of a write command microprogram internal to the service processor 1, and writing to the RAM 23 is executed in accordance with the microinstruction. In addition to the above-mentioned microinstruction code, the multiplexer 22 is also provided with an update address for updating a plurality of addresses reserved in the RAM 23 via the memory address bus. As mentioned above, the microprogram for writing failure data into the designated area of the RAM 23 is built into the ROM 16, and by specifying the start address of this microprogram and starting it, writing is executed by the service processor's write command microprogram. executed by Nervous process again? 11 RAM23 like this
On the other hand, a microprogram for writing predetermined fault occurrence data to a predetermined address from outside the logic device is built in, and a fault signal is generated by interrupt processing while the logic device is executing the microprogram. In this way, the RAM 23 is used as a RAM exclusively for faulty data, and a fault occurrence signal indicating that a fault has occurred is output to the OR circuit 24 each time the address where the faulty data is written is read. This fault occurrence signal is based on an artificial fault based on the fault occurrence data written to the RAM 23. Now, the fault detection circuit 26 outputs a fault occurrence signal and supplies it to the OR circuit 24 each time it receives an error signal sent based on an actual fault occurring at a predetermined detection site within the logic device. In this way, when the OR circuit 24 receives at least one of the two fault occurrence signals, a fault occurrence signal based on an actual fault and a fault occurrence signal based on an artificial fault, it outputs either of the fault occurrence signals as an OR output signal 7. , and outputs this to the fault display register 25. When the fault display register 25 receives the output of the OR circuit 24, it temporarily stores it, reads it out, and supplies it to the data bus 100 and the interrupt control circuit 10 as a fault display command. The fault display command supplied to the data bus 100K is provided to the arithmetic circuit 30, and the fault display command supplied to the interrupt control circuit 10 causes the microsequence circuit to start an interrupt operation. Interrupt control circuit O receives commands, interrupts in the execution of microinstructions, and fault display commands, controls the execution sequence of these commands, and generates interrupt addresses for the microsequence circuit. Different interrupt addresses are set for each input to the interrupt control circuit 10, and different addresses in the ROM 16 are designated, and these designated addresses become the starting addresses of the respective interrupt programs. The generation of the interrupt address will be explained in more detail as follows. The service processor 1 self-recommends a microprogram for issuing a command to write fault occurrence data in a predetermined format in a predetermined area of the RAM 23, as well as a microprogram for diagnosing the response function when a fault occurs in the logical device. The service-dedicated processor supplies the interrupt control circuit 10 with a fault signal generation command for generating a fault signal to artificially put the inside of the logic device into a fault state as desired. By the way, the following two basic processes are taken in response to the occurrence of a failure. The first process is to artificially create a failure state, in which the service processor 1 issues a failure signal planting request in advance, and under the control of the interrupt control circuit 10, the specified ROM 16 is sent via the multiplexer 15. Outputs the interrupt address for interrupting address A. This personal address is the starting address of a program for writing specified fault occurrence data to a specified address in the RAM 23. When this program is started, the specified address in the RAM 23 is updated and the specified data is written. Information regarding these addresses and data is normally read from a mailbox or the like in the main memory via a pass line. For this purpose, a predetermined n bits are secured at a plurality of predetermined addresses in the RAM 23, which is updated under the control of the write processing program in the ROM 16, and the above-mentioned fault occurrence data is written therein. Thereafter, when an instruction to access the address where the fault signal is stored is executed, the fault occurs and the fault processing program built into the ROM 16 is run to execute predetermined fault processing. The second step is processing to be performed when an error actually occurs within the logical device. In this case, as will be described later, a fault display command is issued from the fault display register 25, and under the control of the trap control circuit 10 that receives this command, an interrupt address B different from the above entry is specified, and the interrupt address B of the ROM 16 is Interrupt the address. Address B is the starting address of the program that activates the fault handling that should be performed when an error occurs).
By specifying this, the fault handling program runs and predetermined processing is performed. Furthermore, trap control is performed so that interrupt addresses specifying different addresses are output in response to command and interrupt inputs, and these interrupt addresses cause an interrupt to be placed at a specified address in the ROM 16 and a predetermined control microprogram is activated. Ru. In this way, predetermined fault occurrence data is written into the n-bit area secured by the RAM 23 by an external command from the service processor IK, and the written data is processed by executing an interrupt command to access this data. A fault signal is generated and processed, and the results are reported to the service processor 1. The service processor 1 performs judgment processing on the data thus reported. In this way, the occurrence of a fault signal and the processing corresponding to the fault signal are automatically and efficiently performed, and after the interrupt processing is completed, the return address is returned to the address stack 13 and the normal instruction routine is resumed. . [Effects of the Invention] As explained above, according to the present invention, fault processing is carried out by providing a means for generating a fault signal by writing predetermined data into a RAM provided for fault signal generation according to an external instruction. By doing so, it is possible to realize a fault signal generation method that can automatically process the evaluation of asynchronous faults in a logical device and can be implemented for a large number of cases with a significant reduction in man-hours.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図である。 １・・・・・・サービスプロセッサ、１０・・・・・・
割込み制御回路、１１・・・・・・インクリメンタ、１
２・・・・・・アドレスレジスタ、１３・・・・・・ア
ドレススタック、１４・・・・・・加算器、１５・・・
・・・マルチプレクサ、１６・・・・・・ＲＯＭ、１７
・・・・・・ＲＡＭ、１８・・・・・・マルチプレクサ
、】９・・・・・・命令レジスタ、２０・・・・・・デ
ータレジスタ、２１・・・・・・デコーダ、２２・・・
・・・マルチプレクサ、２３・・・・・・ＲＡＭ、２４
・・・・・・ＯＲ回路、２５・・・・・・障害表示用レ
ジスタ、２６・・・・・・障害検出回路、３０・・・・
・・演算回路。 代理人　弁理士　　内　原　　　晋″′−く　ミ、−１FIG. 1 is a block diagram showing one embodiment of the present invention. 1... Service processor, 10...
Interrupt control circuit, 11...Incrementer, 1
2...Address register, 13...Address stack, 14...Adder, 15...
...Multiplexer, 16...ROM, 17
...RAM, 18...Multiplexer, ]9...Instruction register, 20...Data register, 21...Decoder, 22...・
...Multiplexer, 23...RAM, 24
...OR circuit, 25...fault display register, 26...fault detection circuit, 30...
...Arithmetic circuit. Agent Patent Attorney Susumu Uchihara''-Kumi, -1

Claims (1)

【特許請求の範囲】[Claims] マイクロプログラミング方式のもとで運用する論理装置
の障害の診断および検査を行なうための障害信号を発生
する障害信号発生方式において、マイクロ命令によって
アクセスされた人工的障害にもとづく障害発生信号を出
力するＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）と前記論理装置の実際的障害にもとづく障害発生
信号を出力する障害検出回路のいずれかの出力が得られ
たときに前記論理装置のマイクロシーケンス回路に対す
る割込動作の起動を行なわせる割込制御手段と、前記マ
イクロシーケンス回路外からの指示にもとづき前記ＲＡ
Ｍに指定される情報を格納するプログラムの制御のもと
に実行されるマイクロ命令の動作指示を前記割込制御手
段による割込動作時に行なって障害信号を発生せしめる
障害信号発生手段とを備えて成ることを特徴とする障害
信号発生方式。A RAM that outputs a fault occurrence signal based on an artificial fault accessed by a microinstruction in a fault signal generation method that generates a fault signal for diagnosing and inspecting a fault in a logic device operated under a microprogramming method. (Random Access Memo
ry) and a fault detection circuit that outputs a fault occurrence signal based on an actual fault in the logic device, which causes an interrupt operation to be activated for the microsequence circuit of the logic device when the output is obtained. the RA based on a control means and an instruction from outside the microsequence circuit;
fault signal generating means for generating a fault signal by instructing the operation of a microinstruction to be executed under the control of a program storing information designated by M at the time of an interrupt operation by the interrupt control means; A fault signal generation method characterized by: