JPS626304A - Central processing unit for sequence control - Google Patents

Abstract

PURPOSE:To increase the processing speed of a central processing unit for sequence control by providing a shift register and an arithmetic means for adjacent column bits, etc. and to perform the inter-bit operation even the blocks of the divided columns are connected to each other. CONSTITUTION:A central processing unit 1 for sequence control is provided with a program memory 12, a program counter 13, a program controller 15 and a clock generating part 14 together with an input inverting part 111, an inter-column bit computing element 113, an accumulator 114, an output gate 115, an AND computing element 117 and a shift register 130. The register 130 supplies and stores successively the bit output 232 of the 4th column of a computing element 113 and delivers the storage value of the same row preceding just one block. Thus it is possible to attain the OR connection (operation of a short bar) between blocks divided by the ladder sequence control without using any working memory. Then the 1:1 correspondence is secured between the picture information and the program information.

Description

【発明の詳細な説明】 〔発明の利用分野Ｊ 本発明はシーケンス制御に係り、特にシーケンス制御に
適した中央処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention J The present invention relates to sequence control, and particularly to a central processing unit suitable for sequence control.

〔発明の背景〕[Background of the invention]

Ｄ、Ｄ、Ｃ，（Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｃｏｎ
ｔｒｏｌ）での制御内容は一般には数値データを扱う数
値演算制御と１ビツトデータの論理演算をおこなうシー
ケンス制御とに大別される。１ビツトデータは例えばリ
レー接点のＯＮ、ＯＦＦ信号が対応する。D, D, C, (Direct Digital Con
trol) is generally divided into numerical operation control that handles numerical data and sequence control that performs logical operations on 1-bit data. The 1-bit data corresponds to, for example, an ON/OFF signal of a relay contact.

本発明は計算機システムにおける中央処理装置に係り、
特に一般産業用り、Ｄ、Ｃ，に用いられるＰＣｏ（Ｐｒ
ｏｇｒｍｍａｂｌｅ　Ｃｏｎｔｒｏｌｌｅｒ）として利
用するに最適な中央処理装置を提供することにある。The present invention relates to a central processing unit in a computer system,
PCo (Pr
The object of the present invention is to provide a central processing unit that is optimal for use as an ogrmmable controller.

制御対象プラントからの接点情報が多くなるにつれてそ
の処理をディジタル計算機に行なわしめる方式が試みら
れている。しかし１ビツトで、ある有意を示すような情
報の処理は、語単位の処理を実行している計算機にとっ
ては却って非能率的である場合が少なくない。As the amount of contact information from plants to be controlled increases, attempts are being made to have digital computers process the information. However, processing information where one bit indicates a certain significance is often rather inefficient for a computer that processes word units.

本発明はこのような問題を解決するためになされた発明
であって、１台の中央処理装置でビット処理を並列に実
行して処理性の向上をはかることができる処理装置を提
供することにある。The present invention has been made to solve such problems, and an object of the present invention is to provide a processing device that can perform bit processing in parallel with one central processing unit to improve processing performance. be.

汎用ディジタル計算機は語単位の処理をしているから、
例えば同一語中の第１番地のビットと第２番目のビット
の論理和を演算するような場合は次のように処理する。General-purpose digital computers process word units, so
For example, when calculating the logical sum of the bit at the first address and the bit at the second address in the same word, the following processing is performed.

対象となるデータ語を一旦レジスタに記憶し。The target data word is temporarily stored in a register.

次にデータ語をシフトして第２番目のビットを第１番目
のビット位置に合わせた後に、先にレジスタに記憶して
いた内容との論理和をとるという処理が必要である。Next, after shifting the data word to align the second bit with the first bit position, it is necessary to perform a logical OR with the contents previously stored in the register.

また１ビツトごとにアドレス付けをし、演算は１ビツト
のアキュムレータで行なうように構成している例もある
（例えばモトローラ社Ｍ　Ｃ１４５００Ｂ型など）、と
ころがこの方法では同時に処理できるデータは１ビツト
であって、その処理速度には自ずと限界がある。さらに
シーケンス制御で頻繁に発生するいわゆるカッコ演算（
例えば出力０１は入カニ１と工２のＯＲと入力Ｉ３とｌ
４（７）ＯＲとのＡＮＤ、０１＝（１１＋Ｉ２）・（Ｉ
３と■４））にはスタックメモリを用意するか、ワーキ
ングメモリを用意する必要があり処理が複雑になるとと
もに処理速度の低下をもたらすおそれがある。さらにそ
れぞれのビットに対応して専用プロセッサを設けた場合
については特開昭５５−１１６１４１．特開昭５４−１
２４６４６などがある。There are also examples of configurations in which each bit is addressed and calculations are performed using a 1-bit accumulator (for example, Motorola's MC14500B model), but with this method, only 1 bit of data can be processed at the same time. However, there is a limit to its processing speed. Furthermore, the so-called parentheses operation (
For example, output 01 is the OR of input crab 1 and work 2, input I3 and l
AND with 4(7)OR, 01=(11+I2)・(I
3 and 4)) require the provision of a stack memory or working memory, which may complicate the processing and reduce the processing speed. Furthermore, regarding the case where a dedicated processor is provided corresponding to each bit, Japanese Patent Application Laid-Open No. 55-116141. JP-A-54-1
24646 etc.

またデータ語処理によるシーケンス制御装置の例として
は例えばＵ、Ｓ、、Ｐａｔ、Ｎａ４３１Ｂ２６０、ある
いはＵ、Ｓ、　、Ｐａｔ、　＆３９４４Ｈ７がある。Further, examples of sequence control devices using data word processing include the U, S, , Pat, Na431B260, or the U, S, , Pat, &3944H7.

このような背景の下に１本出願人はラダーシーケンス回
路を高速に実行する方式として、特願昭５８−１３９４
４５　（特開昭６Ｏ−３１６４５）　　ｒ中央処理装置
」を既に出願している。該発明は、ラダーシーケンス回
路を構成する１列５行の構成要素のうちｉ列をあらかじ
め定められた複数列ごとに分割し９分割された列につい
て順次行単位にビット情報を１台の中央処理装置で並列
処理することに特徴がある。Against this background, the present applicant filed a patent application filed in 1394-1985 as a method for executing ladder sequence circuits at high speed.
45 (Japanese Unexamined Patent Publication No. 6O-31645) r Central Processing Unit" has already been filed. This invention divides i column out of 1 column and 5 rows of constituent elements constituting a ladder sequence circuit into a predetermined plurality of columns, and sequentially processes bit information row by row for each of the 9 divided columns using one central processing unit. It is characterized by parallel processing on devices.

例えば、第３図に示すラダーシーケンスに特願昭５８−
１３９４４５を適用する場合は、仮にその並列度を４と
すると、第４図に示すように４列毎のブロックに分割し
、各ブロック内を図のように４行に分けてプログラムス
テップａ、ａ＋１．・・・・・・、ａ＋７のように実行
する。ここで、列を４列毎に分割したのは、処理装置の
並列度を４と仮定したためである。一方、行を４行に分
けたのは例を簡単化するためであり、４という数字に特
に意味はな＆Ｎ。For example, in the ladder sequence shown in Figure 3,
When applying 139445, assuming that the degree of parallelism is 4, it is divided into blocks of every 4 columns as shown in Figure 4, and each block is divided into 4 rows as shown in the figure to execute program steps a, a+1. ．． . . . Execute as in a+7. Here, the reason why the columns are divided into four columns is because the degree of parallelism of the processing device is assumed to be four. On the other hand, the reason for dividing the line into four lines is to simplify the example, and the number 4 has no particular meaning.&N.

ところが、第５図に示す例では、ラダーを４列毎に分割
すると、第６図に示すように、ブロック間に列ビット間
のＯＲ接続を示すショートバーが必要となり、特願昭５
８−１３９４４５の方法では、そのままでは実行するこ
とができず、第７１！Ｉのように、第１ブロツクにて途
中結果を一旦ワーキングメモリｍ１に出力し、第２ブロ
ツクにて該ワーキングメモリｍ１から読み出すようにラ
ダーシーケンスを一池書き換える必要がある。However, in the example shown in Fig. 5, if the ladder is divided into four columns, short bars are required between blocks to indicate OR connections between column bits, as shown in Fig. 6.
8-139445 cannot be executed as is, and the 71st method! As shown in I, it is necessary to rewrite the ladder sequence once so that the intermediate result is once output to the working memory m1 in the first block, and then read from the working memory m1 in the second block.

この様な現象は、１ビツト毎の演算を行う従来形のシー
ケンサ又はＰ　Ｌ　Ｃ（Ｐｌｏｇｒａａｕａａｂｌｅ　
ＬｏｇｉｃＣｏｎｔｒｏｌｌｅｒ）と呼ばれるシーケン
ス制御装置に関しても生じる。特願昭５２−１３７９２
０　（特公昭５９−５２４４４）　ｒシーケンス制御装
置」はその問題点をカラムレジスタと呼ぶレジスタを置
き、そのレジスタを命令で指定し途中演算結果を記憶し
たり、その値を読み出したりすることにより解決してい
る。This phenomenon occurs in conventional sequencers that perform bit-by-bit operations or PLC (Programaable).
This also occurs with respect to a sequence control device called a Logic Controller. Patent application 1979-13792
0 (Special Publication No. 59-52444) ``R Sequence Control Device'' solved this problem by installing a register called a column register, specifying that register with a command, storing the intermediate operation result, and reading the value. are doing.

さらに、上記従来例によると、ラダーシーケンスの表現
法を１回路電流は、まず第１に上から下へ、その次に左
から右への方向しか流れないと規定している。（上記従
来例におけるラダーシーケンスは、本発明におけるう°
ダーシーケンスを９０度、半時針目りに回転させた記法
を用いているため、上記規定は原文ではｒまず第１に左
から右へ、その次に上から下への・・・・・・」となっ
ている、）この表現法は、ラダーシーケンスを作成する
うえで、特に問題とはならないばかりか、逆にラダーシ
ーケンスを見易くするという利点がある。さらには、電
流の流れすなわち、ラダーシーケンス上のデータの流れ
に方向性が約束されているため、処理装置の演算部が簡
素化でき、本発明においても、上記規定を採用すること
とする。Further, according to the above-mentioned conventional example, the method of expressing the ladder sequence stipulates that the current in one circuit only flows first from top to bottom and then from left to right. (The ladder sequence in the above conventional example is different from the ladder sequence in the present invention.)
Since the notation uses a notation in which the digit sequence is rotated 90 degrees to the half-hour mark, the above rule in the original text is r first from left to right, then from top to bottom... '') This expression method not only does not pose any particular problem when creating a ladder sequence, but it also has the advantage of making the ladder sequence easier to see. Furthermore, since directionality is guaranteed in the flow of current, that is, the flow of data on the ladder sequence, the arithmetic unit of the processing device can be simplified, and the above-mentioned provisions are also adopted in the present invention.

さて、特願昭５８−１３９４４５に上記特願昭５２−１
３７９２０のカラムレジスタを適用することにより。Now, the above-mentioned patent application 1982-139445
By applying 37920 column registers.

前述したブロック間のシュートバーの演算をワーキング
メモリを用いることなく実現できると思われる。It seems possible to realize the calculation of the shoot bar between blocks as described above without using working memory.

発明者らは、上記方針のもとに検討を加えたが下記問題
点のあることが判明した。The inventors conducted studies based on the above policy, but found the following problems.

（１）特願昭５２−１３７９２０におけるカラムレジス
タは命令によれレジスタナンバーを指定する方法を採っ
ているが、本発明のように並列演算においては、ラダー
シーケンスの追加、削除等によりブロック間のショート
バーが変更される可能性があり、そのたび毎にレジスタ
ナンバーの指定をやり直さなくてはならず、実現上問題
となる。(1) The column register in Japanese Patent Application No. 52-137920 adopts a method of specifying the register number according to the instruction, but in parallel operations as in the present invention, short circuits between blocks can be created by adding or deleting a ladder sequence. There is a possibility that the bar may be changed, and the register number must be specified again each time, which poses a problem in terms of implementation.

（２）ラダーシーケンスを例えばＣＲＴ　（Ｃａｔｈｏ
ｄｅＲａｙ　Ｔｕｂｅ）を用いたプログラミング装置で
プログラムし、その表示データをプログラムとして実行
することが行なわれているが、ラダーシーケンスにＣＲ
Ｔ等には表示されないカラムレジスタを特願昭５２−１
３７９２０のように、命令語の中に組み込むことは困難
である。(2) Ladder sequence, for example, on a CRT (Catho
Programming is performed using a programming device using a deRay Tube), and the displayed data is executed as a program.
Patent application for column registers that are not displayed on T etc. 1972-1
It is difficult to incorporate it into a command like 37920.

本発明は以上の様に、従来技術では実現が困難であった
問題点を解決するものである。As described above, the present invention solves the problems that were difficult to realize with the conventional techniques.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、シーケンス制御におけるビット処理を
高速に行なうにあたり１分割した列のブロック間に接続
のある場合にてビット間の演算を直接並列的に実行する
ことができるシーケンス制御用中央処理装置を提供する
ことにある。An object of the present invention is to provide a central processing unit for sequence control that can directly perform operations between bits in parallel when there is a connection between blocks of a divided column in order to perform high-speed bit processing in sequence control. Our goal is to provide the following.

〔発明の概要〕[Summary of the invention]

本発明は、シーケンス制御用中央処理・装置にプログラ
ムメモリと、入力データの任意のビットの論理反転を行
なうことができる論理反転手段と、該反転された信号と
アキュムレータの内容とを入力して論理積演算を行なう
論理積演算手段と、論理積演算手段の出力信号と、シリ
アルイン・シリアルアウト・シフトレジスタの出力信号
とを入力し、記憶されているプログラムのオペコードの
内容により各隣接列ビット間の演算を行なうビット情報
の列ビット間演算手段と、前回演算実行したブロックの
うち、今回実行中のブロックに隣接した列の演算結果を
記憶しているシリアルイン・シリアルアウト・シフトレ
ジスタと、演算結果をラッチするアキュムレータと、ア
キュムレータの内容を出力するドライバとを備えたもの
である。The present invention provides a sequence control central processing unit with a program memory, a logic inverting means capable of inverting the logic of arbitrary bits of input data, and inputting the inverted signal and the contents of an accumulator to create a logic The output signal of the AND operation means, the output signal of the AND operation means, and the output signal of the serial-in/serial-out shift register are inputted to the AND operation means for performing the product operation, and the bits of each adjacent column are adjusted according to the contents of the operation code of the stored program. , a serial-in/serial-out shift register that stores the result of an operation on a column adjacent to the block currently being executed among the blocks in which the operation was previously executed; It includes an accumulator that latches the result and a driver that outputs the contents of the accumulator.

係る構成をとることにより、分割した列のブロック間に
接続がある場合においても、特にワーキングメモリやレ
ジスタ等の一時記憶をプログラムで指定することなしに
演算処理が行なうことができる。By adopting such a configuration, even if there is a connection between blocks of divided columns, arithmetic processing can be performed without particularly specifying temporary storage such as a working memory or a register in a program.

〔発明の実施例〕[Embodiments of the invention]

はじめに第２図、第３図等を用いてプログラマブルシー
ケンスコントローラとラダーシーケンスの概要を説明す
る。First, an overview of the programmable sequence controller and ladder sequence will be explained using FIGS. 2, 3, etc.

第２図において１は中央処理装置（ＣＰＵ）、２はタイ
マ装置、３はプロセス入出力装置（ＰＩｌｏ）を示して
いる。ＰＩｌｏは入力情報２０００を取込むとともにプ
ロセス側のアクチュエータ２００１に操作信号を出力す
る。そして中央処理装置１とのデータの伝送はバス１０
０で行なうように構成されている。In FIG. 2, 1 is a central processing unit (CPU), 2 is a timer device, and 3 is a process input/output device (PIlo). PIlo takes in input information 2000 and outputs an operation signal to an actuator 2001 on the process side. Data is transmitted to and from the central processing unit 1 via a bus 10.
0.

第３図はラダーシーケンスの一般例を示したものである
。Ｉｌｌ、１１２・・・等は入力を表わし。FIG. 3 shows a general example of a ladder sequence. Ill, 112, etc. represent inputs.

０１．０３・・・等は出力を表わす、この様な表記法は
プログラマブルコントローラでは極く標準的なものであ
り、入力はリレーの接点に、出力はリレーの励磁コイル
に、入出力間の接続はリレー間の配線に対応し、回路電
流はまず第１に上から下へ、その次に左から右への方向
しか流れないと規定し接続する。また、入力の記号には
斜線のあるものと無いものの２種類があるが、斜線のあ
るものは、いわゆるＢ接点、すなわち入力が“０”のと
き導通、入力が“１”のとき非導通となることを表わし
、入力に斜線の無いものは、いわゆるＡ接点、すなわち
入力が“１”のとき導通、１０″のとき非導通となるこ
とをを表わしている。言葉を変えれば、入力に斜線があ
る場合は、その入力の論理反転をとるということになる
。01.03... etc. represent the output. This notation is extremely standard for programmable controllers, and the input is the contact of the relay, the output is the excitation coil of the relay, and the connection between input and output. corresponds to the wiring between relays, and is connected by specifying that the circuit current can only flow first from top to bottom and then from left to right. In addition, there are two types of input symbols: those with diagonal lines and those without, but those with diagonal lines are so-called B contacts, that is, conductive when the input is “0” and non-conductive when the input is “1”. An input without a diagonal line represents a so-called A contact, that is, it is conductive when the input is “1” and non-conductive when the input is “10”. In other words, the input without a diagonal line If there is, the logical inversion of that input is taken.

第３図の例で具体的に説明すると、例えば出力０１が“
１”となる条件は、１１１又はＩ２１が導通し、かつ１
１２．ＩＯ２共導通となるときであり、Ｉｌｌ、１１２
はＡ接点、Ｉ２１．ＩＯ２はＢ接点であるから、論理式
では ０１＝　　（Ｉｌｌ、１１２）　　・　Ｉ２１．　　Ｉ
Ｏ２と表わすことができる。To explain specifically using the example in FIG. 3, for example, output 01 is “
1” is the condition that 111 or I21 is conductive and 1
12. This is when IO2 common conduction occurs, and Ill, 112
is the A contact, I21. Since IO2 is a B contact, the logical formula is 01= (Ill, 112) · I21. I
It can be expressed as O2.

同様ニシテ、出力０３，０５，０６は ０３＝Ｉ３０・Ｉ３５＋ｌ４１・ＩＯ３０５＝Ｉ５６・
Ｉ４２＋ｌ５３ ０６＝Ｉ４３・　（Ｉ４４＋Ｉ４６）＋Ｉ４９と表わす
ことができる。Similarly, outputs 03, 05, 06 are 03=I30・I35+l41・IO305=I56・
It can be expressed as I42+l5306=I43.(I44+I46)+I49.

上記から判るように、ラダーシーケンスは論理関数を電
気の流れによって表す子ものであり、論理を直感として
とらえ易いという長所があり、シーケンス制御分野では
広く一般に用いられている。As can be seen from the above, the ladder sequence is a child expression of a logical function by the flow of electricity, and has the advantage that logic can be easily understood intuitively, and is widely used in the field of sequence control.

本発明は、上記のようなラダーシーケンスをラダーの各
要素と１対１に対応したプログラムにより、ラダーの複
数列を１ブロツクとして、各ブロックの上の段から順に
実行するものである。The present invention executes the above-described ladder sequence sequentially from the top of each block, using a program that corresponds one-to-one to each element of the ladder, with a plurality of columns of the ladder as one block.

すなわち本発明は、第３図に示すようなラダーシーケン
ス回路の複数列の並列処理をおこない、処理速度の向上
をはかることのできるシーケンス制御用中央処理装置を
前提とするものである。That is, the present invention is based on a central processing unit for sequence control that is capable of performing parallel processing of multiple columns of ladder sequence circuits as shown in FIG. 3 to improve processing speed.

以下の実施例では簡単のため、４列４行のラダーを並列
実行させる場合を説明する。In the following example, for the sake of simplicity, a case will be described in which a ladder with four columns and four rows is executed in parallel.

第１図は本発明の一実施例であるシーケンス制。FIG. 1 shows a sequence system that is an embodiment of the present invention.

御用中央処理装置１の構成を示す。The configuration of the central processing unit 1 for use is shown.

クロック発生部１４から発生されたクロック信号２０６
はプログラムカウンタ１３の更新、アキュムレータ１１
４のラッチパネル信号および入出力バスのタイミング信
号１０４として用いられる。Clock signal 206 generated from clock generator 14
is the update of the program counter 13, the accumulator 11
It is used as a latch panel signal of 4 and a timing signal 104 of an input/output bus.

タイミングの詳細は後程述べることとして、以下制御の
流れを説明する。プログラムカウンタ１３はプログラム
メモリ１２のアドレス２０１を与えるカウンタであり、
１つの演算ステップ終了毎に＋１される。プログラムメ
モリ１２は実行すべきラダーシーケンスの情報をプログ
ラムとして記憶しておく部分であり、本実施例の場合は
１６ビツトのデータ幅を有する。The details of the timing will be described later, and the control flow will be described below. The program counter 13 is a counter that gives the address 201 of the program memory 12,
It is incremented by 1 every time one calculation step is completed. The program memory 12 is a part that stores information on a ladder sequence to be executed as a program, and has a data width of 16 bits in this embodiment.

ここで、第８図〜第１０図を用いてプログラムメモリ１
２の意味を説明しておく。Here, using FIGS. 8 to 10, program memory 1
Let me explain the meaning of 2.

第８図に示すように本実施例では、命令は、第１オペコ
ード部（ＯＰＩ）、第２オペコード部（ＯＦ２）、およ
びＩＯ７ドＬ／Ｘ部（Ｉ　ＯＡＤＤＲ）の３つの部分か
ら構成されている。各部分の意味は、次の通りである。As shown in FIG. 8, in this embodiment, an instruction is composed of three parts: a first opcode part (OPI), a second opcode part (OF2), and an IO7DO L/X part (I OADDR). There is. The meaning of each part is as follows.

ＯＰＩ部：ＰＯ〜Ｐ３の４ビツトより成る。ＰＯ〜Ｐ３
は、ラダーシーケンスの各プロ グラムステップにおいて、各々第１列 〜第４列の入力接点がＡ接点かＢ接点 かを示すビットであり、ＰＯは第１列。OPI section: Consists of 4 bits PO to P3. PO～P3
is a bit indicating whether the input contacts in the first to fourth columns are A contacts or B contacts in each program step of the ladder sequence, and PO is in the first column.

Ｐｌは第２列、・・・Ｐ３は第４列の接点を示す、この
例ではＢ接点の場合は “１”、Ａ接点の場合は“０”とし、 該当入力が無い場合にはＡ接点とみな し、′０”とする。Pl indicates the contact in the second column, ... P3 indicates the contact in the fourth column. In this example, it is "1" for B contact, "0" for A contact, and if there is no corresponding input, it is A contact. It is assumed to be '0''.

ＯＦ２部：Ｐ４〜Ｐ７の４ビツトより成る。Ｐ４〜Ｐ７
は、ラダーシーケンスの各プロ グラムステップにおいて、Ｐ４は第１ 列と前回実行ブロックの第４列間の ＯＲ接続、Ｐ５は第２列と第１列間の ＯＲ接続、・・・・・・Ｐｌは第４列と第３列間のＯＲ
接続の有無を示す。この例で は、列間ＯＲ接続が有る場合（すなわ ちショートバーあり）はｔａ　１　ｕ、無い場合は“０
”とする。OF2 part: Consists of 4 bits P4 to P7. P4-P7
In each program step of the ladder sequence, P4 is the OR connection between the first column and the fourth column of the previously executed block, P5 is the OR connection between the second column and the first column, ...... Pl is the OR connection between the second column and the first column. OR between the 4th and 3rd columns
Indicates whether there is a connection. In this example, if there is an inter-column OR connection (that is, there is a short bar), ta 1 u, otherwise “0
”.

ＩＯＡＤＤＲ部：Ｐ８〜Ｐ１５の８ビツトよりなる。IOADDR section: Consists of 8 bits P8 to P15.

Ｐ８〜Ｐ１５は接点の入力番地および コイルの出力番地を示すビットであり、第２図における
タイマ装置２やプロセ ス入出力装置３のアドレスを示す。P8 to P15 are bits indicating the input address of the contact and the output address of the coil, and indicate the addresses of the timer device 2 and the process input/output device 3 in FIG.

以上の構成により、本実施例の処理装置は行数４のラダ
ーシーケンスを４列毎に並列的に実行する。With the above configuration, the processing device of this embodiment executes a four-row ladder sequence in parallel for every four columns.

以下、第５図に示す如く、ブロック間に接続がある場合
のラダーシーケンスの例について、第８図〜第１０図等
を用いて説明する。すなわち、第５図に示した例も第３
図と同様に、４列の並列処理とし、プログラムステップ
は第１０図の如くプログラムステップａ　、　ａ　＋　
１　、　ａ　＋　２　、　ａ　＋　３と。Hereinafter, an example of a ladder sequence when there is a connection between blocks as shown in FIG. 5 will be explained using FIGS. 8 to 10 and the like. In other words, the example shown in FIG.
As in the figure, parallel processing is performed in four columns, and the program steps are program steps a, a + as shown in FIG.
1, a + 2, a + 3.

ａ＋４．ａ＋５．ａ＋６．ａ＋７と、ａ＋８．ａ＋９．
ａ＋１０．ａ＋１１の３つのブロックにて処理されるも
のとする。尚、第９図は、１６ビツトで一語を構成した
ときのプログラムステップａ〜ａ＋１１までのビット構
成の例である。a+4. a+5. a+6. a+7 and a+8. a+9.
a+10. It is assumed that processing is performed in three blocks a+11. FIG. 9 shows an example of the bit configuration of program steps a to a+11 when one word is composed of 16 bits.

第９図、第１０図を詳細に説明すれば、ステップａでシ
ーケンスが開始するわけであるが、接点Ｉｌｌ、１１２
，１３０．Ｉ４１は各々ＰＯ（列１）、ＰＬ（列２）、
Ｐ２（列３）、Ｐ３（列４）に対応しており、Ｉ２１と
Ｉ４１がＢ接点であるためＰＬ、Ｐ３＝“１”となって
いる、さらに。To explain FIGS. 9 and 10 in detail, the sequence starts at step a, and the contacts Ill, 112
, 130. I41 are PO (column 1), PL (column 2),
It corresponds to P2 (column 3) and P3 (column 4), and since I21 and I41 are B contacts, PL and P3="1".

ＩｌｌとＩ２１の間は、′ＯＲ接続”されているためＰ
５＝“１”とし、工２１とＩ３０の間、Ｉ３０とＩ４１
の間に″ＯＲ接続”はないため、Ｐ４．Ｐ６．Ｐ７＝“
０”となっている。また、第９図は接点Ｉｌｌ、Ｉ２１
．Ｉ３０．Ｉ４１についてＰ８〜Ｐ１５の８ビツトをア
ドレスとして割当てた場合を示している。Since there is an 'OR connection' between Ill and I21, P
5="1", between I30 and I41, between I21 and I30
Since there is no "OR connection" between P4. P6. P7="
0". Also, FIG. 9 shows the contacts Ill and I21.
．． I30. This shows a case where 8 bits P8 to P15 are assigned as an address for I41.

更に、ブロック間に“ＯＲ接続”がある場合、例えばＩ
Ｏ３とＩ４２の間に“ＯＲ接続”がある場合は、ステッ
プａ＋５にてＰ４＝“１”となり、前回実行ブロックと
の間に“ＯＲ接続”があることがわかる、工４６とＩ４
９も“ＯＲ接続”されているため、ステップａ＋９のＰ
４を“１”となっている。Furthermore, if there is an “OR connection” between blocks, e.g.
If there is an "OR connection" between O3 and I42, P4="1" at step a+5, which indicates that there is an "OR connection" between O3 and I42 and the previously executed block.
9 is also “OR connected”, so P in step a+9
4 is set as "1".

ここで第１図にもどって動作説明をおこなう。Now, returning to FIG. 1, the operation will be explained.

入力反転部１１１は入力データ２２５のうちプログラム
メモリ１２の出力信号すなわちＰＯ−Ｐ４の値が“１”
であればそれに対応するデータの論理反転をおこなう、
入力反転部１１１の出力２２０とアキュムレータの内容
２２３は論理積演算器１１７により論理積がとられる。The input inverting unit 111 detects that the output signal of the program memory 12, that is, the value of PO-P4 among the input data 225 is "1".
If so, perform logical inversion of the corresponding data,
The output 220 of the input inverter 111 and the contents 223 of the accumulator are ANDed by the AND operator 117.

但し、シーケンスの開始部ではプログラム制御部１５の
出力ＹＯによりアキュムレータ出力を強制的に“１＃′
とし論理演算器出力２２１を入力２２０と同一の値とさ
せる。ビット間演算器１１３はプログラムメモリＰ４〜
Ｐ７が“１”の場合、対応する隣接列ビット間の論理和
がとられ、その出力２２２はアキュムレータ１１４に、
出力２２２のうち第４列目のデータ２３２はシフトレジ
スタ１３０に、クロックパルス２０６と共にラッチされ
る。プログラムステップがデータ出力を示すときは、プ
ログラム制御部１５の出力ＹＯによりアキュムレータ１
１４の内容２２３は出力ゲート１１５を介して出力信号
２２４としてデータバス１０２（Ｄ）に出力される。However, at the beginning of the sequence, the output YO of the program control unit 15 forces the accumulator output to "1#'".
The logical operator output 221 is made to have the same value as the input 220. The inter-bit arithmetic unit 113 is connected to the program memory P4~
When P7 is "1", the corresponding adjacent column bits are logically summed, and the output 222 is sent to the accumulator 114.
Data 232 in the fourth column of the output 222 is latched into the shift register 130 along with the clock pulse 206 . When the program step indicates data output, the output YO of the program control unit 15 causes the accumulator 1 to
The contents 223 of 14 are output to the data bus 102 (D) as an output signal 224 via the output gate 115.

プログラム制御部１５は、プログラムカウンタ１３の値
が行数（本例では４）の倍数のとき、シーケンスの開始
を示す信号ＹＯを出力し、プログラムカウンタ１３の値
が４の倍数＋３のとき、データ出力を示す信号Ｙ１を出
力する。The program control unit 15 outputs a signal YO indicating the start of a sequence when the value of the program counter 13 is a multiple of the number of lines (4 in this example), and when the value of the program counter 13 is a multiple of 4 + 3, the program control unit 15 outputs a signal YO indicating the start of the sequence. A signal Y1 indicating the output is output.

シフトレジスタ１３０は１列ビット間演算器１１３の第
４列目のビット出力２３２を順次入力、記憶し、ちょう
ど１ブロツク前の同一行の記憶値を出力（２３１）する
。もし、ブロック間の列間ＯＲ接続がある場合は、第１
列目のビットと該シフトレジスタ出力２３１の間でＯＲ
演算を行う。The shift register 130 sequentially inputs and stores the bit output 232 of the fourth column of the 1-column bit-to-bit arithmetic unit 113, and outputs the stored value of the same row just one block ago (231). If there is an inter-column OR connection between blocks, the first
OR between the column bit and the shift register output 231
Perform calculations.

以上、各部の制御の流れを説明した０次に、第１１図の
タイムチャートに従って、本実施例がラダーシーケンス
通りの演算を行うことを示す。The flow of control of each part has been described above, and it will be shown that the present embodiment performs calculations according to the ladder sequence according to the time chart of FIG. 11.

Ｔ１ニブログラムステップａの命令を実行する。Execute the instruction in T1 program step a.

データ出力ビットＹ１＝“０”故工○アドレスＰ８〜Ｐ
１５の内容（Ｉｌｌ、Ｉ２１゜Ｉ３０．Ｉ４１）が入力
データ２２５として取り込まれる。Data output bit Y1=“0” error address P8~P
The contents of 15 (Ill, I21°I30.I41) are taken in as input data 225.

入力反転ビットＰＯ−Ｐ３＝　（０，１゜０．１）であ
るから入力反転部１１１の出力データ２２０は（Ｉｌｌ
、Ｉ２１゜ Ｉ３０．Ｉ４１）となる。Since the input inversion bit PO-P3 = (0,1°0.1), the output data 220 of the input inversion section 111 is (Ill
, I21°I30. I41).

さらに、スタートビットＹＯ＝”１”故アキュムレータ
出力２２３は（１，１，１゜１）となり、論理積演算器
１１７の出力２２１は（Ｉｌｌ、Ｉ２１．Ｉ３０．Ｉ４
１）となる。Furthermore, since the start bit YO="1", the accumulator output 223 becomes (1, 1, 1°1), and the output 221 of the AND operator 117 becomes (Ill, I21.I30.I4
1).

列間ＯＲ接続を示すビットＰ４〜Ｐ７＝（０，１，Ｏ，
Ｏ）であるため、列ビット間演算器１１３の出力２２２
は（１１１＋Ｉ２１，１１１＋Ｉ２１．Ｉ３０．Ｉ４１
）、出力２３２は（Ｉ　４１）となる。Bits P4 to P7 indicating inter-column OR connection = (0, 1, O,
O), the output 222 of the inter-column bit arithmetic unit 113
is (111+I21, 111+I21.I30.I41
), the output 232 becomes (I 41).

この値は次のクロックの立上がりに同期してアキュムレ
ータ１１４及びシフトレジスタに保持される。This value is held in the accumulator 114 and shift register in synchronization with the next rising edge of the clock.

Ｔ２ニブログラムステップａ＋１の命令を実行する。デ
ータ出力ビットＹ１＝“０”故ＩＯプＦＬ／ＸＰ８〜Ｐ
１５（７）内容（“０″。T2 Niprogram Step a+1 instruction is executed. Data output bit Y1="0" due to IOpu FL/XP8~P
15(7) Contents (“0”.

１１２、Ｉ３５．ｌ０３）が入力データとして取り込ま
れる。112, I35. l03) is taken in as input data.

入力反転ビットＰＯ−Ｐ３＝　（０，０゜１．０）であ
るから入力反転部１１１の出力データ２２０は（“０”
、１１２゜ Ｉ３５．ｌ０３）となる。Since the input inversion bit PO-P3 = (0,0°1.0), the output data 220 of the input inversion section 111 is (“0”
, 112°I35. l03).

さらに、スタートビットＹＯ＝“１”故アキュムレータ
出力２２３は前回値を保持しており（１１１＋Ｉ２１，
１１１＋Ｉ２１゜Ｉ３０．Ｉ４１）であり、論理積演算
器１１７の出力２２１は（“０”、１１２゜（１１１＋
Ｉ２１）、Ｉ３５・工３０゜Ｉ０３．Ｉ４１）となる。Furthermore, since the start bit YO="1", the accumulator output 223 retains the previous value (111+I21,
111+I21°I30. I41), and the output 221 of the AND operator 117 is (“0”, 112°(111+
I21), I35・ENG30゜I03. I41).

列間ＯＲ接続を示すビットＰ４〜Ｐ７＝（０，Ｏ，０，
１）であるため１列ビット間演算器１１３の出力２２２
は（“０”。Bits P4 to P7 indicating inter-column OR connection = (0, O, 0,
1), the output 222 of the 1-column bit-to-bit arithmetic unit 113
is (“0”.

＋Ｉ０３・工４１）となる。+I03・ENG41).

この値は次のブロックの立上がりに同期してアキュムレ
ータ１１４及びシフトレジスタ１３０に保持される。This value is held in the accumulator 114 and shift register 130 in synchronization with the rise of the next block.

Ｔ３ニブログラムステップａ＋２の命令を実行する。Ｉ
２の場合と同様にビット間演算器１１３の出力２２２は
、（“０”、ＩＯ２・１１２・　（１１１＋Ｉ２１）、
”Ｏ”。T3 Execute the instruction in program step a+2. I
2, the output 222 of the bit-to-bit arithmetic unit 113 is (“0”, IO2・112・(111+I21),
"O".

“０”）となる。“0”).

この値は次のクロックの立上がりに同期してアキュムレ
ータ１１４及びシフトレジスタ１３０に保持される。This value is held in the accumulator 114 and shift register 130 in synchronization with the next rising edge of the clock.

Ｔ４ニブログラムステップａ＋３の命令を実行する。デ
ータ出力ビットＹ１＝“１”故ＩＯアドレスＰ８〜Ｐ１
５にアキュムレータ１１４の値が出力される。T4 Niprogram Step a+3 instruction is executed. Data output bit Y1="1" IO address P8~P1
5, the value of the accumulator 114 is output.

以上はプログラムステップａ　＝　ａ　＋　３ステツプ
の処理である。これは第１０図の左側ブロックのラダー
回路の処理で、これに続くステップもブロック間のＯＲ
接続を除き同様である。The above is the processing of program steps a=a+3 steps. This is the processing of the ladder circuit of the left block in Figure 10, and the steps that follow are also OR operations between blocks.
It is the same except for the connection.

以下、ブロック間ＯＲ接続がある場合を第１０図の真中
のブロックのラダー回路の処理である第１１図Ｔ５〜Ｔ
７により説明する。Below, the case where there is an OR connection between blocks is shown in Figure 11 T5 to T, which is the processing of the ladder circuit of the middle block in Figure 10.
7 will be explained.

以下の説明では列ビット間演算部にのみ注目する。In the following explanation, attention will be focused only on the inter-column bit operation section.

Ｔ５ニブログラムステップａ＋４・では列間ＯＲ接続を
示すビットＰ４〜Ｐ７＝　（０，Ｏ，０゜１）であるた
め１列ビット間演算器１１３の出力２２２は（Ｉ５６．
”Ｏ”、Ｉ４３゜Ｉ４３）、出力２３２はＩ４３となる
。In the T5 nib program step a+4, the bits P4 to P7 indicating inter-column OR connection are = (0, O, 0°1), so the output 222 of the 1-column inter-bit arithmetic unit 113 is (I56.
"O", I43°I43), the output 232 becomes I43.

一方、このタイミングでは、シフトレジスタ１３０から
は前ブロックの最初のプログラムステップすなわちプロ
グラムステップａ＋１実行時の列ビット間演算器１１３
の出力２３２が出力されるが前ブロックとの列間ＯＲ接
続を示すＰ４＝“０”であるためシフトレジスタ出力２
２１は捨てられる。On the other hand, at this timing, from the shift register 130, the first program step of the previous block, that is, the inter-column bit arithmetic unit 113 at the time of program step a+1 is executed.
Output 232 is output, but since P4="0" indicating inter-column OR connection with the previous block, shift register output 2 is output.
21 is discarded.

Ｉ６：プログラムステップａ　＋　５では列間ＯＲ接続
を示すビットＰ４〜Ｐ７＝　（１，１，０゜１）である
ため、列ビット間演算器１１３では、シフトレジスタ１
３０の出力２３１と論理積演算器１１７出力２２１の第
１列目と同じく第２列目のＯＲ及び同第３列目と同第４
列目のＯＲが演算される。I6: In program step a+5, bits P4 to P7 indicating inter-column OR connection are = (1, 1, 0°1), so in the inter-column bit arithmetic unit 113, shift register 1
30 output 231 and the AND operator 117 output 221 in the first column and the second column as well as in the third column and fourth column.
The OR of the column is calculated.

Ｔ７：プログラムステップａ＋６では列間ＯＲ接続を示
すビットＰ４〜Ｐ７＝　（０，Ｏ，０゜０）であるため
、列ビット間の演算は行われない。T7: In program step a+6, bits P4 to P7 indicating inter-column OR connection are = (0, O, 0°0), so no calculation is performed between column bits.

次に各部の構成要素について説明する。第１２図は入力
反転部１１１の回路構成例を示す、排他論理和ゲート５
００〜５０３により構成され、入力データ信号２２５と
入力反転ビットＰ２〜５との排他論理和がとられる。Next, the constituent elements of each part will be explained. FIG. 12 shows an example of the circuit configuration of the input inverting section 111, and the exclusive OR gate 5
00 to 503, and the exclusive OR of the input data signal 225 and the input inverted bits P2 to P5 is taken.

第１３図は論理積演算器１１７の構成であり。FIG. 13 shows the configuration of the AND operator 117.

オーブンコレクタ形のＮＡＮＤゲート５１０〜５１３に
より構成されており、出力は電位のプルアップ抵抗５１
４〜５１７を介してプルアップされている。ＶＣＣはコ
レクタ電圧である。It is composed of oven collector type NAND gates 510 to 513, and the output is a potential pull-up resistor 51.
4 to 517. VCC is the collector voltage.

第１４図（Ａ）はビット間演算器１１３の構成例であり
、トランスファーゲート５２０〜５２２と反転ゲート５
２３〜５２６により構成されている。トランスファーゲ
ート５２０〜５２２のコントロールは各々Ｐ６〜Ｐ８の
信号により行われ。FIG. 14(A) shows a configuration example of the inter-bit arithmetic unit 113, in which transfer gates 520 to 522 and inversion gate 5
23 to 526. Transfer gates 520-522 are controlled by signals P6-P8, respectively.

Ｐ６〜Ｐ８が“１”となるとアナログスイッチは導通す
るように構成されている。この働きにより、ビット間の
ワイヤードオア論理が成立し、所定の演算を行うことが
できる。The analog switch is configured to conduct when P6 to P8 become "1". Due to this function, wired-OR logic between bits is established, and a predetermined operation can be performed.

第１４図（Ｂ）にトランスファーゲートの構成例を示す
、これはＦＥＴを用いた場合の例である。FIG. 14(B) shows an example of the configuration of a transfer gate, which is an example in which FETs are used.

第１５図はアキュムレータ１１４の構成例であり、エツ
ジトリガー型のフリップフロップ５３０と論理和ゲート
５３１〜５３４から構成されている。データ２２２はク
ロック２０６の立上がりでラッチされ論理和ゲート５３
１〜５３４に出力される。スタートビットＹＯが“１”
のときは論理和ゲート５３１〜５３４に依り出力２２３
はオール“１ｎとなる。スタートビットＰＯが“０”の
ときはフリップフロップ５３０の出力がそのまま出力２
２３として現れる。FIG. 15 shows a configuration example of the accumulator 114, which is composed of an edge trigger type flip-flop 530 and OR gates 531-534. Data 222 is latched at the rising edge of clock 206 and sent to OR gate 53.
1 to 534. Start bit YO is “1”
When , the output 223 is determined by the OR gates 531 to 534.
becomes all "1n".When the start bit PO is "0", the output of the flip-flop 530 becomes output 2 as it is.
Appears as 23.

第１６図（Ａ）、（Ｂ）はプログラムカウンタ１３、プ
ログラムメモリ１２及びプログラム制御部の例である。FIGS. 16(A) and 16(B) are examples of the program counter 13, program memory 12, and program control section.

プログラムカウンタ１３は１２ビツトで構成さり、プロ
グラムステップとして０から４０９５までを出力する。The program counter 13 consists of 12 bits and outputs values from 0 to 4095 as program steps.

プログラムメモリ１２は、各プログラムステップにおけ
るラダーシーケンスの接続情報をプログラムＰＯ〜Ｐ１
５として記憶するためのリード・ライトメモリであり、
但し１本例では該メモリに対するプログラム回路は省略
して図示しである。The program memory 12 stores connection information of ladder sequences in each program step in programs PO to P1.
This is read/write memory for storing data as 5.
However, in this example, the program circuit for the memory is omitted from illustration.

プログラム回路はアドレス２０１とデータ２０２を切替
える等のゲート（図示せず）により接続される。この部
分の構成法は種々あるが、本発明とは独立した部分であ
るため詳細な説明は省略する。The program circuit is connected by a gate (not shown) that switches between address 201 and data 202. There are various ways to configure this part, but since it is independent from the present invention, detailed explanation will be omitted.

プログラム制御部１５は、本例の場合、プログラムステ
ップが４毎にシーケンススタートを開始するように、プ
ログラムカウンタの下位２ビツトをデコードして、プロ
グラムスタートビットＹＯ及びデータ出力ビットＹ１を
出力する。In this example, the program control unit 15 decodes the lower two bits of the program counter and outputs a program start bit YO and a data output bit Y1 so that a sequence start is started every four program steps.

尚、標準的な応用では１行数は８程度が適当であり、こ
の場合はプログラム制御部はプログラムカウンタの下位
３ビツトをデコードし。In a standard application, the appropriate number of lines per line is about 8, and in this case, the program control section decodes the lower 3 bits of the program counter.

ＹＯ＝Ａ９・ＡＩＯ・Ａ１１ Ｙ１＝Ａ９・ＡＩＯ・Ａｌｌ とすればよい。YO=A9/AIO/A11 Y1=A9・AIO・All And it is sufficient.

第１７図はシフトレジスタ１３０の構成例を示す０本例
ではＤ形フリップフロップ１３１〜１３４により、入力
２３２がクロック２０６の４発分遅れて出力２３１に出
力される。インバータ１３５は列ビット間演算器１１３
との論理レベルを合せるためのものである。FIG. 17 shows an example of the configuration of the shift register 130. In this example, D-type flip-flops 131 to 134 output the input 232 to the output 231 with a delay of four clock cycles 206. The inverter 135 is the inter-column bit arithmetic unit 113
This is to match the logical level with

尚、ラダーシーケンスの行数が８の場合はフリップフロ
ップを８段用いることにより実現できる。Note that when the number of rows in the ladder sequence is 8, this can be realized by using 8 stages of flip-flops.

以上述べた実施例によると、ラダーシーケンスを並列的
に実行することができるので処理速度を向上させる効果
がある。According to the embodiments described above, since the ladder sequences can be executed in parallel, there is an effect of improving the processing speed.

また、ハードウェア構成が規則的でありＬＳＩ化にも好
適である。Furthermore, the hardware configuration is regular and suitable for LSI implementation.

尚１本発明は、電源母線を水平方向に配するラダーシー
ケンスについて説明したが、これは、電源母線を垂直方
向に配したラダーシーケンスについても同様に適用でき
、この場合はラダーシーケンス図の説明において、行９
列、上、下、左、右此 を各々列２行、左、右、上、下に身み変えることにより
実現できる。1. Although the present invention has been described with respect to a ladder sequence in which power bus bars are arranged horizontally, this can be similarly applied to a ladder sequence in which power bus bars are arranged in a vertical direction.In this case, in the explanation of the ladder sequence diagram, , line 9
This can be achieved by changing the columns, top, bottom, left, and right to two columns, two rows, left, right, top, and bottom.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、ラダーシーケンスの
制御において分割したブロック間のＯＲ接続すなわちシ
ョートバーの演算をワーキングメモリなしで実現できる
ため、画面情報とプログラム情報が１対１に対応し、プ
ログラムの保守が非常に容易に行うことができる。As described above, according to the present invention, OR connection between divided blocks in ladder sequence control, that is, short bar calculation can be realized without working memory, so screen information and program information correspond one-to-one, Program maintenance is very easy.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明にかかるシーケンス制御用中央処理装置
の構成図、第２図はシーケンス制御用中央処理装置を含
む全体構成図、第３図はラダーシーケンスを示す図、第
４図は第３図のラダーシーケンスをブロックに分割した
図、第５図はブロック間に接続がなされている場合のラ
ダーシーケンスを示す図、第６図は第５図のラダーシー
ケンスをブロックに分割した図、第７図は従来のワーキ
ングメモリを用いることを示す図、第８図はプログラム
メモリ中の命令の構成を示す図、第９図は第５図のラダ
ーシーケンスの処理プログラムを示す図、第１，０図は
第５図のラダーシーケンスをブロックに分割した図、第
１１図は第１ｒＩ！Ｉの処理の流れを示すタイムチャー
ト、第１２図は入力反転部の回路構成例を示す図、第１
３図は論理積演算器の回路構成例を示す図、第１４図（
Ａ）は列ビット間演算器の回路構成例を示す図、第１４
図（Ｂ）はトランスファーゲートの回路構成例を示す図
、第１５図はアキュムレータの回路構成例を示す図、第
１６図（Ａ）はプログラムカウンタとプログラムメモリ
及びプログラム制御部の信号接続を示す図、第１６図（
Ｂ）はプログラム制御部の回路構成例を示す図、第１７
図はシフトレジスタの回路構成例を示す図である。 １・・・シーケンス制御用中央処理装置、１２・・・プ
ログラムメモリ、１３・・・プログラムカウンタ、１４
・・・クロック発生部、１５・・・プログラム制御部。 １１１・・・入力反転部、１１３・・・列ビット間演算
器。 １１４・・・アキュムレータ、１１５・・・出力ゲート
、１１７・・・論理積演算器、１３０・・・シフトレジ
スタ。Fig. 1 is a block diagram of a sequence control central processing unit according to the present invention, Fig. 2 is an overall block diagram including the sequence control central processing unit, Fig. 3 is a diagram showing a ladder sequence, and Fig. 4 is a block diagram of a sequence control central processing unit according to the present invention. Figure 5 is a diagram showing the ladder sequence when connections are made between blocks. Figure 6 is a diagram where the ladder sequence in Figure 5 is divided into blocks. Figure 7 is a diagram showing the ladder sequence in Figure 5 divided into blocks. The figure shows the use of a conventional working memory, Figure 8 shows the structure of instructions in the program memory, Figure 9 shows the processing program for the ladder sequence in Figure 5, and Figures 1 and 0. is a diagram in which the ladder sequence in Figure 5 is divided into blocks, and Figure 11 is the 1st rI! Fig. 12 is a time chart showing the flow of processing of I. Fig. 12 is a diagram showing an example of the circuit configuration of the input inverting section.
Figure 3 is a diagram showing an example of the circuit configuration of an AND operator, and Figure 14 (
A) is a diagram showing an example of the circuit configuration of the column-bit arithmetic unit, No. 14.
Figure (B) is a diagram showing an example of the circuit configuration of a transfer gate, Figure 15 is a diagram showing an example of the circuit configuration of an accumulator, and Figure 16 (A) is a diagram showing signal connections between the program counter, program memory, and program control section. , Figure 16 (
B) is a diagram showing an example of the circuit configuration of the program control section, No. 17
The figure is a diagram showing an example of a circuit configuration of a shift register. DESCRIPTION OF SYMBOLS 1... Central processing unit for sequence control, 12... Program memory, 13... Program counter, 14
. . . Clock generation section, 15 . . . Program control section. 111... Input inversion unit, 113... Column bit inter-bit arithmetic unit. 114...Accumulator, 115...Output gate, 117...AND operator, 130...Shift register.

Claims (1)

【特許請求の範囲】 １、ｉ列、ｊ行の構成要素からなり、電源母線を水平に
配して電気信号の流れがまず上から下へ次に左から右へ
と流れるものと定義してなるラダーシーケンス回路のう
ち、該ｉ列をあらかじめ定めたブロックごとに分割し、
該分割された列の行単位にデータを入力して、あらかじ
めプログラムされた演算処理を行ない、その結果を出力
するシーケンス制御用中央処理装置において、 プログラムを記憶しておき、読出しアドレスに応じて、
該アドレスに該当するプログラムを出力するプログラム
メモリと、 該出力されたプログラムの第１オペコードの内容に応じ
て入力データの各ビットの論理反転を行なう入力論理反
転手段と、 該反転されたデータとアキュムレータの内容とを入力し
て論理積演算を行なう論理積演算手段と、該論理積演算
手段の出力データと一時記憶手段の出力データとを入力
して前記出力されたプログラムの第２オペコードの内容
に応じて各隣接列ビット間の演算を行なうｊ列ビット間
演算手段と、前回演算実行したブロックのうち今回実行
中のブロックに隣接した列の演算結果を記憶し、前記論
理積手段の出力データの最左端に付加する一時記憶手段
と、 演算結果をラッチするアキュムレータと、 該アキュムレータの内容を出力するドライバとを備えた
ことを特徴とするシーケンス制御用中央処理装置。 ２、特許請求の範囲第１項において、前記一時記憶手段
をシリアルイン・シリアルアウトのシフトレジスタで構
成したことを特徴とするシーケンス制御用中央処理装置
。[Claims] Defined as having 1, i column and j row of components, with power supply busbars arranged horizontally, electrical signals flow first from top to bottom and then from left to right. Of the ladder sequence circuit, the i column is divided into predetermined blocks,
In the sequence control central processing unit that inputs data row by row of the divided columns, performs preprogrammed arithmetic processing, and outputs the results, a program is stored and the program is read out according to the read address.
a program memory that outputs a program corresponding to the address; an input logic inverter that inverts the logic of each bit of input data according to the content of the first operation code of the output program; and an accumulator and the inverted data. and a logical product operation means for performing a logical product operation by inputting the contents of the logical product and the contents of the second operation code of the output program by inputting the output data of the logical product calculating means and the output data of the temporary storage means. j-column bit-to-bit calculation means for performing calculations between bits in each adjacent column according to the operation result, and storing the calculation result of the column adjacent to the block currently being executed among the blocks in which the calculation was previously performed, and calculating the output data of the logical product means. A central processing unit for sequence control, comprising: temporary storage means added to the leftmost end; an accumulator that latches a calculation result; and a driver that outputs the contents of the accumulator. 2. A central processing unit for sequence control according to claim 1, wherein the temporary storage means is constituted by a serial-in/serial-out shift register.