JPS6261961B2 - - Google Patents
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- JPS6261961B2 JPS6261961B2 JP4540179A JP4540179A JPS6261961B2 JP S6261961 B2 JPS6261961 B2 JP S6261961B2 JP 4540179 A JP4540179 A JP 4540179A JP 4540179 A JP4540179 A JP 4540179A JP S6261961 B2 JPS6261961 B2 JP S6261961B2
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Description
【発明の詳細な説明】
本発明はシーケンスコントローラの入出力制御
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input/output control method for a sequence controller.
プログラマブルロジツクシーケンスコントロー
ラは制御内容をプログラム化（シーケンスプログ
ラム）し、これをあらかじめシーケンスコントロ
ーラの記憶部に格納しておきこのプログラムに従
つて、シーケンスコントローラに接続される入力
機器の状態から出力機器の動作を決めるところの
シーケンス制御装置である。 The programmable logic sequence controller programs the control contents (sequence program) and stores this in advance in the memory of the sequence controller.According to this program, the output device is changed from the status of the input device connected to the sequence controller. This is a sequence control device that determines operations.
第１図はこのようなシーケンスコントローラの
１例を示すブロツク線図である。第１図において
１は現場の操作スイツチ、リミツトスイツチなど
の入力機器とモータ、バルブなどの出力機器が接
続され入力機器からの入力情報の取り込み、及び
出力機器への出力情報の提供を行う入出力部、４
は制御内容がプログラムされ格納される記憶部、
３はプログラムに従つて演算制御を行なう演算制
御部、２は入出力部１に対し演算制御部３からの
指令に基づいて所要の入出力に関する処理を行な
う入出力制御部（以下PCEと略称する）であ
り、本質的な表現をとれば、演算制御部３と入出
力部１との間のコミユニユケーシヨンの結合用に
設けられている。 FIG. 1 is a block diagram showing one example of such a sequence controller. In Figure 1, 1 is an input/output section where input devices such as on-site operation switches and limit switches are connected to output devices such as motors and valves, and which takes in input information from the input devices and provides output information to the output devices. , 4
is a storage unit in which control contents are programmed and stored;
3 is an arithmetic control unit that performs arithmetic control according to a program, and 2 is an input/output control unit (hereinafter abbreviated as PCE) that performs necessary input/output processing for the input/output unit 1 based on instructions from the arithmetic control unit 3. ), and in its essential expression, it is provided for the connection of communication between the arithmetic control section 3 and the input/output section 1.
シーケンスコントローラの入出力部１の構成
は、ほとんどすべての電子式制御装置が採用して
いるところのプラグインタイプが基本となつてい
る。すなわちある決められた一定の点数（例えば
16点）を収納する入力パツケージおよび出力パツ
ケージで現場入出力機器との信号レベル変換を行
ない数枚の入出力パツケージ（例えば８枚）に対
して１枚のバツフアパツケージを用いPCEと信
号の授受を行なう。物理的にはバツフアパツケー
ジと数枚の入出力パツケージおよび両者の個々の
プラグイン用のパツケージコネクタと信号接続を
行なうマザーボード、以上の構成物を収納すると
ころの入出力ケージそして必要数だけの入出力ケ
ージがバツフアパツケージ同志で接続ケーブルに
より接続されて入出力部が構成される。 The basic configuration of the input/output section 1 of the sequence controller is a plug-in type, which is used in almost all electronic control devices. In other words, a certain fixed number of points (for example,
The input and output packages that store 16 points) perform signal level conversion with on-site input/output equipment, and one buffer package is used for several input/output packages (e.g. 8) to send and receive signals to and from the PCE. Do this. Physically, it consists of a buffer package, several input/output packages, a motherboard that connects the package connectors and signals for each of the individual plug-ins, an input/output cage that houses the above components, and as many inputs as necessary. The output cages are connected to each other by a connecting cable to form an input/output section.
従来PCEと入出力部との間で授受される信号
はすべて並列信号を用いている。１例として入出
力パツケージの入出力収納点数が各16点で入出力
ケージへの入出力パツケージの収納枚数が８枚、
シーケンスコントローラとしての入出力最大点数
が各1024点の場合を考えるとPCEと入出力部間
で授受される信号ライン数は入力データ16、出力
データ16、アドレス情報６、入力取込信号１出力
書込信号１の計40ラインとなる。これはPCEと
入出力ケージ内のバツフアパツケージとを接続す
るPCE接続ケーブルおよび次段の入出力ケージ
内のバツフアパツケージとの接続を行なうバツフ
ア接続ケーブルの芯数が40芯必要となることを意
味する。またシーケンスコントローラにおいては
外部入出力機器と入出力パツケージとの間で直接
信号の取合がされるため取合端子設置の関係上入
出力ケージへの入出力パツケージ収納枚数が少な
くなる。そのため入出力点数が多くなると入出力
ケージ台数が多くなりそれに伴ない前記バツフア
接続ケーブルが多くなる。即ち従来のシーケンス
コントローラにおいては芯数の多いケーブルを多
数本接続処理せねばならぬ不都合をもつていた。
更に台数の多い入出力ケージ内にはそれぞれ多信
号の処理が必要なバツフアパツケージおよびマザ
ーボードそして入出力パツケージ用のパツケージ
コネクタなど取扱う信号ライン数が多いゆえに大
形で高価な部品を使用しなければならないという
不都合をもつていた。 Conventionally, all signals sent and received between the PCE and the input/output section use parallel signals. As an example, the number of input/output storage points of the input/output package is 16 points each, and the number of input/output packages stored in the input/output cage is 8 pieces.
Considering the case where the maximum number of input/output points as a sequence controller is 1024 points each, the number of signal lines exchanged between the PCE and the input/output section is 16 input data, 16 output data, 6 address information, and 1 input/output signal. There will be a total of 40 lines, including 1 signal. This means that 40 cores are required for the PCE connection cable that connects the PCE and the buffer package in the input/output cage, and the buffer connection cable that connects the buffer package in the next stage input/output cage. means. Furthermore, in the sequence controller, since signals are directly exchanged between the external input/output device and the input/output package, the number of input/output packages that can be stored in the input/output cage is reduced due to the connection terminal installation. Therefore, as the number of input/output points increases, the number of input/output cages increases, and the number of buffer connection cables increases accordingly. That is, the conventional sequence controller has the disadvantage of having to connect a large number of cables with a large number of cores.
Furthermore, in the large number of input/output cages, there are many signal lines to handle, such as buffer packages and motherboards that each require multi-signal processing, and package connectors for the input/output packages, so large and expensive parts must be used. This had the disadvantage of not being possible.
本発明の目的はこのような従来の欠点を除去す
ることを目的とし、入出力制御部と入出力部との
間のライン点数及び入出力部内の信号本数の削減
をはかつてなるシーケンスコントローラの入出力
制御方式を提供するものである。 The purpose of the present invention is to eliminate such conventional drawbacks, and to reduce the number of lines between the input/output control section and the input/output section and the number of signals within the input/output section, which will improve the input of the sequence controller. This provides an output control method.
本発明の要旨は、入出力制御部と入出力部との
間の情報の転送形式を直列形式とし、被制御装置
と取合う入出力パツケージまでその直列化信号を
用いている点にある。すなわち、本発明は、入力
情報の取り込み及び上記出力情報の取り出しを行
う入出力部と、該取り込まれた入力情報をもとに
予め定めた演算手順に従つて所定の演算を行い出
力情報を得る出力情報取得手段とを備え、前記入
力情報にしたがつて予め定めた演算手順によつて
所定の出力情報を発生させるシーケンスコントロ
ーラにおいて、上記出力情報取得手段と上記入出
力部との間に直列で入出力部から入力される入力
データを並列に変換して出力情報取得手段に出力
し、出力情報取得手段から並列で出力されるアド
レス及び出力データを直列に変換して前記入出力
部に出力する入出力制御部を設けると共に、前記
入出力部をマザーボードと前記入出力制御部から
出力される同期信号に同期して前記入出力制御部
から出力される同期信号と出力データをそのまま
前記マザーボードへ供給するバツフアパツケージ
と、並列で入力されるデータ信号を前記同期信号
によつて直列に変換して前記マザーボードの入力
データラインにのせる入力パツケージと、前記同
期信号と出力データとパツケージ選択信号の３信
号を前記マザーボードから受けとり直列信号とな
つている出力データを並列信号に変換して出力す
る出力パツケージとによつて構成し、前記入出力
制御部と前記入出力部との間における入力情報及
び出力情報の信号授受を直列形式のまま行うよう
にしたことを特徴とするものである。 The gist of the present invention is that information is transferred in a serial format between the input/output control section and the input/output section, and the serialized signal is used up to the input/output package that interacts with the controlled device. That is, the present invention includes an input/output unit that takes in input information and takes out the output information, and a predetermined calculation based on the input information that is taken in according to a predetermined calculation procedure to obtain output information. output information acquisition means, and generates predetermined output information according to a predetermined calculation procedure according to the input information, wherein a sequence controller is provided in series between the output information acquisition means and the input/output section. The input data input from the input/output section is converted into parallel data and outputted to the output information acquisition means, and the address and output data outputted in parallel from the output information acquisition means are converted into series and outputted to the input/output section. An input/output control section is provided, and the input/output section is synchronized with a synchronization signal output from the motherboard and the input/output control section, and the synchronization signal and output data output from the input/output control section are directly supplied to the motherboard. an input package that converts data signals input in parallel into series using the synchronization signal and puts them on the input data line of the motherboard; and the synchronization signal, output data, and package selection signal. an output package that receives signals from the motherboard, converts output data in the form of serial signals into parallel signals, and outputs the parallel signals; This system is characterized in that information signals are exchanged in a serial format.
以下本発明の実施例を図面に基づいて説明す
る。第２図に本発明の１実施例であるPCEと入
出力部のブロツク線図を示す。１および２は第１
図で説明したところの入出力部とPCEである。
入出力部１は同一内部構成をとる入出力ケージ１
ａ，１ｂ，〜１ｎから構成される。入出力ケージ
１ａでその内部構成を説明すると、入出力ケージ
１ａは、バツフアパツケージ９ａ、マザーボード
１０ａ、出力パツケージ７ａまたは入出力パツケ
ージ８ａで構成される。１１はPCEとバツフア
パツケージ９ａを接続するPCE接続ケーブル、
１２ａはバツフアパツケージ９ａと次段の入出力
ケージ１ｂ内のバツフアパツケージ９ｂとを接続
するバツフア接続ケーブルである。 Embodiments of the present invention will be described below based on the drawings. FIG. 2 shows a block diagram of a PCE and an input/output section according to an embodiment of the present invention. 1 and 2 are the first
These are the input/output section and PCE as explained in the figure.
The input/output section 1 has an input/output cage 1 with the same internal configuration.
It is composed of a, 1b, and 1n. To explain the internal structure of the input/output cage 1a, the input/output cage 1a is composed of a buffer package 9a, a motherboard 10a, an output package 7a, or an input/output package 8a. 11 is a PCE connection cable that connects the PCE and buffer package 9a;
12a is a buffer connection cable that connects the buffer package 9a and the buffer package 9b in the input/output cage 1b of the next stage.
初めにPCE２の動作を説明する。出力データ
を入出力部１に送出する場合、PCE２では１ビ
ツトの入出力指定情報を含んだ８ビツトのアドレ
ス情報を並列−直列変換器２１を介して８ビツト
の直列信号として入出力部１へ送出し、次に16ビ
ツトの出力データを並列−直列変換器２２を介し
て16ビツトの直列信号として入出力部１へ送出す
る。このアドレス情報、出力データの同期信号も
同時に入出力部１へ送出する。タイムチヤートを
第３図ａに示す。入力データを入出力部１から取
込む場合、PCE２では前記出力データの送出と
同様、最初に８ビツトの直列信号となつたアドレ
ス情報を入出力部に送出する。このアドレス情報
により指定された入力パツケージからの入力デー
タが16ビツトの直列信号となつてPCEに入力さ
れる。PCE２ではこの直列信号を直列−並列変
換器２３により並列信号として取込む。タイムチ
ヤートを第３図ｂに示す。次に入出力部１の中で
前記PCEとの信号授受を行なうバツフアパツケ
ージ９ａの動作を説明する。バツフアパツケージ
９ａでは同期信号SYN、出力データをゲート９
４，９１を介してそのままマザーボード１０ａへ
供給する。入力パツケージ８ａから送出される入
力データはマザーボード１０ａを介し、バツフア
パツケージ９ａのゲート９３を介してそのまま
PCEへ送出する。アドレス情報は、ゲート９２
を介し直列−並列変換器３１により並列信号とな
りその中の入出力指定情報とアドレス情報の上３
ビツトの計４ビツト信号は比較器３２に与えられ
スイツチ３３で設定した入力／出力設定およびア
ドレス設定と一致した時LOWレベルの一致信号
３４が比較器３２から出力される。直列−並列変
換器３１から出力されるアドレス情報の下３ビツ
ト信号３５は前記一致信号３４と共にデコーダ３
６の入力信号となる。デコーダ３６は一致信号３
４がLOWレベルの時下３ビツト信号３５に従つ
た出力信号を出力する。これがパツケージ選択信
号となる。カウンタ９５はPCEからのアドレス
情報送出時HIGHレベルにその他の期間ではLOW
レベルとなる出力信号３７を出力するもので、こ
の出力信号３７がアドレス情報直列−並列変換器
３１とデコーダ３６のイネーブル信号となる。こ
の信号はアドレス情報の直列−並列変換時期の限
定とデコーダ３６の直列−並列変換時の出力をロ
ツクするためのものである。マザーボード１０ａ
はバツフアパツケージ９ａとこの入出力ケージに
挿入される入力パツケージ８ａまたは出力パツケ
ージ７ａとの信号接続を行なう。マザーボード基
板上には同期信号、出力データ、入力データの３
ラインとパツケージ選択信号８ライン計11ライン
のパターンが走つている。次に入出力パツケージ
の動作を説明する。出力パツケージ７ａは同期信
号、出力データ、パツケージ選択信号の３信号を
マザーボード１０ａから受取る。パツケージ選択
信号がLOWレベル即ち選択された時、ゲート７
１を開き同期信号を直列−並列変換器７２に供給
する。直列−並列変換器７２はその時の直列信号
である出力データを並列信号に変換し、その出力
データに従いパワートランジスタ７３を動作せし
めよつて出力リレー７４の動作を決定する。この
出力リレー７４の接点が取合端子（図示せず）に
導出されておりこれに接続されている外部の出力
機器が動作することになる。入力パツケージ８ａ
は同期信号、パツケージ選択信号の２信号をマザ
ーボード１０ａから受取る。パツケージ選択信号
がLOWレベル即ち選択された時並列−直列変換
器８１は並列入力を取込み同期信号によりその直
列化を行ない、直列信号となつた入力データをゲ
ート８２を介してマザーボード１０ａの入力デー
タラインにのせる。ここで並列−直列変換器８１
の並列入力は取合端子（図示せず）に接続された
外部入力機器の状態信号がレベル変換器８３によ
り整合された信号である。バツフアパツケージ９
ａから次段のバツフアパツケージ９ｂへはバツフ
ア接続ケーブル１２ａで接続される。接続される
信号はバツフアパツケージ９ａでゲート９１，９
２，９３，９４を介した４信号でありバツフアパ
ツケージ９ｂはこの４信号を受取り前記したバツ
フアパツケージ９ａと同じ動作を行なう。入出力
ケージ１ｂおよびそれ以降の１ｃ〜１ｎの構成と
動作は入出力ケージ１ａと同一である。 First, the operation of PCE2 will be explained. When sending output data to the input/output unit 1, the PCE 2 sends 8-bit address information including 1-bit input/output designation information to the input/output unit 1 as an 8-bit serial signal via the parallel-to-serial converter 21. Then, the 16-bit output data is sent to the input/output section 1 as a 16-bit serial signal via the parallel-to-serial converter 22. This address information and a synchronization signal for output data are also sent to the input/output section 1 at the same time. The time chart is shown in Figure 3a. When input data is taken in from the input/output unit 1, the PCE 2 first sends out address information in the form of an 8-bit serial signal to the input/output unit, similar to the sending of the output data. Input data from the input package specified by this address information is converted into a 16-bit serial signal and input to the PCE. In the PCE 2, this serial signal is taken in as a parallel signal by a serial-parallel converter 23. A time chart is shown in Figure 3b. Next, the operation of the buffer package 9a that exchanges signals with the PCE in the input/output section 1 will be explained. In buffer package 9a, synchronization signal SYN and output data are sent to gate 9.
4 and 91, it is directly supplied to the motherboard 10a. Input data sent from the input package 8a is passed through the motherboard 10a and then directly through the gate 93 of the buffer package 9a.
Send to PCE. Address information is gate 92
The serial-to-parallel converter 31 converts the input/output designation information and address information into parallel signals.
A total of 4 bit signals are applied to a comparator 32, and when they match the input/output settings and address settings set by the switch 33, a low level match signal 34 is outputted from the comparator 32. The lower 3-bit signal 35 of the address information output from the serial-parallel converter 31 is sent to the decoder 3 together with the coincidence signal 34.
6 input signals. The decoder 36 outputs the coincidence signal 3
4 outputs an output signal according to the lower 3-bit signal 35 when it is at the LOW level. This becomes the package selection signal. Counter 95 is at HIGH level when address information is sent from PCE, and LOW at other times.
This output signal 37 serves as an enable signal for the address information serial-to-parallel converter 31 and the decoder 36. This signal is used to limit the timing of serial-to-parallel conversion of address information and to lock the output of the decoder 36 during serial-to-parallel conversion. motherboard 10a
makes a signal connection between the buffer package 9a and the input package 8a or output package 7a inserted into this input/output cage. There are three types of data on the motherboard: synchronization signal, output data, and input data.
A total of 11 lines of 8 line and package selection signal patterns are running. Next, the operation of the input/output package will be explained. The output package 7a receives three signals from the motherboard 10a: a synchronization signal, output data, and a package selection signal. When the package selection signal is low level, that is, selected, gate 7
1 is opened and a synchronizing signal is supplied to the serial-parallel converter 72. The serial-parallel converter 72 converts the output data, which is a serial signal at that time, into a parallel signal, operates the power transistor 73 in accordance with the output data, and determines the operation of the output relay 74. A contact point of this output relay 74 is led out to a connecting terminal (not shown), and an external output device connected to this terminal is operated. Input package 8a
receives two signals, a synchronization signal and a package selection signal, from the motherboard 10a. When the package selection signal is at a low level, that is, when the package selection signal is selected, the parallel-to-serial converter 81 takes in the parallel input and serializes it using the synchronization signal. Put it on. Here, the parallel-to-serial converter 81
The parallel input is a signal obtained by matching the state signal of an external input device connected to a matching terminal (not shown) by a level converter 83. Batshuapackage 9
A is connected to the next buffer package 9b by a buffer connection cable 12a. The signals to be connected are buffer package 9a and gates 91, 9.
The buffer package 9b receives these four signals and performs the same operation as the buffer package 9a described above. The structure and operation of the input/output cage 1b and the subsequent cages 1c to 1n are the same as that of the input/output cage 1a.
以上説明した如く本実施例による入出力制御方
式をとれば、第１にPCEと入出力部との間で授
受される信号ライン数は従来の40ラインに対し４
ラインと大巾に削減ができこれにより信号接続部
および接続ケーブルの小形化と低価格化、接続処
理の容易さによる取扱性の向上、接続か所削減に
よる信頼性向上が計れ、この効果は入出力ケージ
間を接続するバツフア接続ケーブルにおいても同
様である。第２に信号ライン数の大巾な削減によ
りバツフアパツケージの回路が簡素化されること
およびマザーボード、パツケージコネクタにおい
ても上記理由により小形化、低価格化が計れ、更
に接続か所削減による信頼性向上が計れる。シー
ケンスコントローラは外部入出力機器と直接信号
の取合を行なうための取合端子を入出力部に設け
るため構造上の制約から小さな収納単位の入出力
ケージを多数台用い入出力部を構成することが一
般的であるため、上記接続ケーブル、バツフアパ
ツケージ、マザーボード、パツケージコネクタが
多数用いられるので本実施例による効果が一層大
である。 As explained above, if the input/output control method according to this embodiment is adopted, firstly, the number of signal lines exchanged between the PCE and the input/output section will be 4 compared to the conventional 40 lines.
This makes it possible to reduce the size and cost of the signal connection part and connection cable, improves handling by making connection processing easier, and improves reliability by reducing the number of connections. The same applies to buffer connection cables that connect output cages. Second, the buffer package circuit can be simplified by drastically reducing the number of signal lines, and the motherboard and package connectors can also be made smaller and cheaper due to the above reasons, and reliability can be improved by reducing the number of connections. Improvement can be measured. Because the sequence controller has connection terminals in the input/output section for direct signal communication with external input/output devices, due to structural constraints, the input/output section must be constructed using a large number of small storage unit input/output cages. Since this is common, a large number of the above-mentioned connection cables, buffer packages, motherboards, and package connectors are used, so the effects of this embodiment are even greater.
本発明の一実施例として前述した如くPCE２
と入出力部１との信号授受を４信号で行なう例に
ついて説明したが、本発明の目的にかなうその他
の実施例及び信号ライン数を更に削減し効果を大
とした実施例について以下説明する。 As described above as an embodiment of the present invention, PCE2
Although an example in which signals are exchanged between the input and output unit 1 using four signals has been described, other embodiments that meet the purpose of the present invention and embodiments in which the number of signal lines is further reduced and the effect is increased will be described below.
１ PCE２と入出力部１との間の信号授受にお
いてPCE２からのアドレス情報を出力データ
ラインにより入出力部１に渡すことにより信号
ライン数を更に削減した変形例。1 A modification example in which the number of signal lines is further reduced by passing address information from PCE 2 to input/output unit 1 via an output data line in signal exchange between PCE 2 and input/output unit 1.
本例では第１にPCE接続ケーブル１１、バ
ツフア接続ケーブル１２ａの信号ライン数の削
減が計れること、第２にPCE２内のアドレス
情報並列−直列変換器２１が省略できることな
ど回路の簡素化も計れるため実施例よりも更に
効果が大である。本例においては出力データを
入出力部１に送出する場合は、PCE２から最
初に８ビツトのアドレス情報が並列−直列変換
器２２を介して、次に出力データが同じく並列
−直列変換器２２を介して入出力部１に送出さ
れる。信号授受のタイムチヤートは、第３図ａ
で示したタイミングと同一であるがアドレス情
報、出力データが同じ信号ラインを通る。入出
力部１からPCE２へ入力データを取込む時の
タイムチヤートは第３図ｂと同一である。 In this example, first, the number of signal lines of the PCE connection cable 11 and buffer connection cable 12a can be reduced, and second, the address information parallel-to-serial converter 21 in the PCE 2 can be omitted, and the circuit can be simplified. The effect is even greater than that of the example. In this example, when output data is sent to the input/output unit 1, the 8-bit address information from the PCE 2 is first passed through the parallel-to-serial converter 22, and then the output data is also sent to the parallel-to-serial converter 22. The signal is sent to the input/output section 1 via the input/output section 1. The time chart for signal transmission and reception is shown in Figure 3a.
The timing is the same as that shown in , but address information and output data pass through the same signal line. The time chart when input data is taken in from the input/output unit 1 to the PCE 2 is the same as that shown in FIG. 3b.
２ PCE２と入出力部１との間の信号授受にお
いて入出力部１側で同期信号を作成することに
より実施例で示したPCE２から入出力部１へ
供給する同期信号ラインを削減した変形例。2 Modified example in which the synchronization signal line supplied from the PCE 2 to the input/output unit 1 shown in the embodiment is reduced by creating a synchronization signal on the input/output unit 1 side in signal exchange between the PCE 2 and the input/output unit 1.
本例ではPCE接続ケーブル１１及びバツフ
ア接続ケーブル１２の信号ライン数の削減がで
き前記変形例１と本例を同時に実施すれば接続
ケーブルの信号ライン数は２ラインで行なえ信
号ライン数削減による効果が大である。 In this example, the number of signal lines of the PCE connection cable 11 and the buffer connection cable 12 can be reduced, and if the above modification 1 and this example are implemented simultaneously, the number of signal lines of the connection cable can be reduced to 2 lines, and the effect of reducing the number of signal lines can be achieved. It's large.
３ PCE２と入出力部１との間の信号授受にお
いてアドレス情報は並列信号のまま入出力部へ
渡す変形例。3 Modified example in which address information is passed to the input/output unit as a parallel signal in signal exchange between the PCE2 and the input/output unit 1.
本例ではアドレス情報を並列信号とするため
PCE接続ケーブル１１、バツフア接続ケーブ
ル１２の信号ライン数は実施例と比べ７ライン
増加し計10ラインとなるが、従来例と比べれば
信号ライン数は大巾に削減されており効果があ
る。本例ではバツフアパツケージ９ａ内の直列
−並例変換器３１が省略できる。 In this example, the address information is made into parallel signals.
The number of signal lines of the PCE connection cable 11 and the buffer connection cable 12 is increased by 7 lines compared to the embodiment, for a total of 10 lines, but compared to the conventional example, the number of signal lines is greatly reduced, which is effective. In this example, the serial-to-parallel converter 31 in the buffer package 9a can be omitted.
４ 出力データ、入力データをPCE２において
直列化信号の形で記憶することによりPCE２
内の並列−直列変換器２２、直列−並列変換器
２３を省略した変形例。4 By storing output data and input data in the form of serialized signals in PCE2,
A modification example in which the parallel-to-serial converter 22 and the serial-to-parallel converter 23 are omitted.
本例ではPCE２に出力データ、入力データ
格納用のビツト記憶部をもつ。記憶部へのアド
レス指定を順次おこなえば格納されている出力
データが直列化信号として記憶部から読出され
ること及び直列信号としてPCE２に取込まれ
る入力データは、記憶部のアドレスを順次指定
することにより直列信号のまま記憶部へ格納で
きることを利用することにより実施例で示した
PCE２内の並列−直列変換器２２と直列−並
列変換器２３を省略できる。 In this example, the PCE 2 has a bit storage section for storing output data and input data. By sequentially specifying the addresses to the storage section, the stored output data can be read out from the storage section as a serialized signal, and the input data taken into the PCE2 as a serial signal can be specified by sequentially specifying the addresses of the storage section. As shown in the example, by taking advantage of the fact that the serial signal can be stored in the storage unit as it is,
The parallel-to-serial converter 22 and the serial-to-parallel converter 23 in the PCE 2 can be omitted.
本発明によれば、ライン点数の減少及び回路点
数の大巾な縮減をはかることができた。 According to the present invention, it is possible to significantly reduce the number of line points and the number of circuit points.
第１図はシーケンスコントローラのブロツク線
図、第２図は本発明によるシーケンスコントロー
ラのPCEと入出力部のブロツク線図、第３図ａ
は出力データ送出時のPCEタイムチヤート図、
ｂは入力データ取込時のPCEタイムチヤート図
である。
１……入出力部、２……入出力制御部、３……
演算制御部、４……記憶部、１ａ〜１ｎ……入出
力ケージ、７ａ……出力パツケージ、８ａ……入
力パツケージ、９ａ，９ｂ……バツフアパツケー
ジ、１０ａ……マザーボード、１１……PCE接
続ケーブル、１２ａ……バツフア接続ケーブル、
２１，２２，８１……並列−直列変換器、２３，
３１，７２……直列−並列変換器、３２……比較
器、３３……設定スイツチ、３４……一致信号
線、３５……アドレス情報、３６……デコーダ、
７１，８２，９１〜９４……ゲート、７３……ト
ランジスタ、７４……出力リレー、８３……レベ
ル変換器、９５……カウンタ。
Figure 1 is a block diagram of the sequence controller, Figure 2 is a block diagram of the PCE and input/output section of the sequence controller according to the present invention, and Figure 3 a.
is the PCE time chart when output data is sent,
b is a PCE time chart at the time of input data acquisition. 1... Input/output section, 2... Input/output control section, 3...
Arithmetic control unit, 4...Storage unit, 1a-1n...Input/output cage, 7a...Output package, 8a...Input package, 9a, 9b...Buffer package, 10a...Motherboard, 11...PCE connection Cable, 12a... Buffer connection cable,
21, 22, 81...parallel-serial converter, 23,
31, 72... Serial-parallel converter, 32... Comparator, 33... Setting switch, 34... Match signal line, 35... Address information, 36... Decoder,
71, 82, 91-94...gate, 73...transistor, 74...output relay, 83...level converter, 95...counter.
Claims (1)
出しを行う入出力部と、該取り込まれた入力情報
をもとに予め定めた演算手順に従つて所定の演算
を行い出力情報を得る出力情報取得手段とを備
え、前記入力情報にしたがつて予め定めた演算手
順によつて所定の出力情報を発生させるシーケン
スコントローラにおいて、上記出力情報取得手段
と上記入出力部との間に直列で入出力部から入力
される入力データを並列に変換して出力情報取得
手段に出力し、出力情報取得手段から並列で出力
されるアドレス及び出力データを直列に変換して
前記入出力部に出力する入出力制御部を設けると
共に、前記入出力部を、マザーボードと、前記入
出力制御部から出力される同期信号に同期して前
記入出力制御部から出力される同期信号と出力デ
ータをそのまま前記マザーボードへ供給するバツ
フアパツケージと、並列で入力されるデータ信号
を前記同期信号によつて直列に変換して前記マザ
ーボードの入力データラインにのせる入力パツケ
ージと、前記同期信号と出力データとパツケージ
選択信号の３信号を前記マザーボードから受けと
り直列信号となつている出力データを並列信号に
変換して出力する出力パツケージとによつて構成
し、前記入出力制御部からのアドレス情報、出力
情報の前記入力部への転送は、直列形式により送
出され、アドレス情報は前記バツフアパツケージ
でパツケージ選択信号に生成され、出力情報はそ
のまま直列形式のまま前記出力パツケージへ、一
方、入力情報は前記入力パツケージから直列形式
のままバツフアパツケージを介して入出力制御部
へ送るようにしたことを特徴とするシーケンスコ
ントローラの入出力制御方式。1. An input/output unit that takes in input information and takes out the input information, and an output information acquisition means that performs a predetermined calculation based on the input information that has been taken in according to a predetermined calculation procedure to obtain output information. In a sequence controller that generates predetermined output information according to a predetermined calculation procedure according to the input information, an input signal is input from the input/output section in series between the output information acquisition means and the input/output section. an input/output control unit that converts the input data to parallel and outputs the same to the output information acquisition means, converts the address and output data output in parallel from the output information acquisition means to serial, and outputs the same to the input/output unit. In addition, the input/output unit is connected to the motherboard, and a buffer is provided that supplies the synchronization signal and output data output from the input/output control unit to the motherboard in synchronization with the synchronization signal output from the input/output control unit. an input package that converts data signals input in parallel into series using the synchronization signal and places them on the input data line of the motherboard; and an output package that converts output data received from the motherboard in the form of a serial signal into a parallel signal and outputs the parallel signal, and transfers address information and output information from the input/output control section to the input section. address information is generated into a package selection signal in the buffer package, output information is sent in serial form to the output package, while input information is sent from the input package in serial form to the buffer package. An input/output control method for a sequence controller, characterized in that data is sent to an input/output control unit via the input/output controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4540179A JPS55138109A (en) | 1979-04-16 | 1979-04-16 | Input-output control system of sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4540179A JPS55138109A (en) | 1979-04-16 | 1979-04-16 | Input-output control system of sequence controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138109A JPS55138109A (en) | 1980-10-28 |
| JPS6261961B2 true JPS6261961B2 (en) | 1987-12-24 |
Family
ID=12718224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4540179A Granted JPS55138109A (en) | 1979-04-16 | 1979-04-16 | Input-output control system of sequence controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55138109A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123106A (en) * | 1982-01-14 | 1983-07-22 | Omron Tateisi Electronics Co | Input and output unit of programmable controller |
| JPS61201974A (en) * | 1985-03-04 | 1986-09-06 | Shoketsu Kinzoku Kogyo Co Ltd | Electromagnetic valve manifold |
| JPS6341906A (en) * | 1986-08-08 | 1988-02-23 | Oki Electric Ind Co Ltd | Access system for actuator |
| JPS6341907A (en) * | 1986-08-08 | 1988-02-23 | Oki Electric Ind Co Ltd | Access system for i/o device |
-
1979
- 1979-04-16 JP JP4540179A patent/JPS55138109A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55138109A (en) | 1980-10-28 |
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