JPS6260916B2 - - Google Patents
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- JPS6260916B2 JPS6260916B2 JP52015834A JP1583477A JPS6260916B2 JP S6260916 B2 JPS6260916 B2 JP S6260916B2 JP 52015834 A JP52015834 A JP 52015834A JP 1583477 A JP1583477 A JP 1583477A JP S6260916 B2 JPS6260916 B2 JP S6260916B2
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- Japan
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- voltage
- inverter
- commutation
- optimum value
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 229910001374 Invar Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は、直流電力を交流電力に変換するイン
バータ装置に関し、特にインバータに使用される
半導体スイツチの制御装置に関するものである。
バータ装置に関し、特にインバータに使用される
半導体スイツチの制御装置に関するものである。
直流電力を交流電力に変換する装置として、一
般にトランジスタ、サイリスタ等の半導体スイツ
チを使用したインバータ装置がある。
般にトランジスタ、サイリスタ等の半導体スイツ
チを使用したインバータ装置がある。
第１図に、ブリツジ形インバータの基本回路を
概念図で示す。第１図において、Ｘ，，Ｙ，
がそれぞれ半導体スイツチを模形化したスイツチ
である。第２図は、この回路の動作を説明したも
ので、信号X′，′，Y′，′がそれぞれ存在す
る時には、それに対応するスイツチＸ，，Ｙ，
は「オン」状態にあり、信号が零のときは、ス
イツチは「オフ」となる。信号X′と′あるい
は、Y′と′は、それぞれ相補の関係にあり、信
号が同時に存在することはない。従つてブリツジ
インバータのスイツチＸ，を含むアーム、およ
びＹ，を含むアームが直流電源Ｅの短絡回路を
形成することはない。
概念図で示す。第１図において、Ｘ，，Ｙ，
がそれぞれ半導体スイツチを模形化したスイツチ
である。第２図は、この回路の動作を説明したも
ので、信号X′，′，Y′，′がそれぞれ存在す
る時には、それに対応するスイツチＸ，，Ｙ，
は「オン」状態にあり、信号が零のときは、ス
イツチは「オフ」となる。信号X′と′あるい
は、Y′と′は、それぞれ相補の関係にあり、信
号が同時に存在することはない。従つてブリツジ
インバータのスイツチＸ，を含むアーム、およ
びＹ，を含むアームが直流電源Ｅの短絡回路を
形成することはない。
信号X′と′、あるいは′とY′が同時に存在
する期間は、負荷Ｚに直流電圧Ｅが印加される。
この信号X′と′が存在する期間と信号′と
Y′が存在する期間では負荷Ｚにかかる電圧の極
性が異なる。すなわち負荷Ｚには、交流電圧が印
加される。第２図ｅは、この負荷にかかる電圧を
示したものである。信号X′と′と、あるいは、
′とY′が同時に存在する期間θを変えると交流
電圧ｅの実効値が調整できる。
する期間は、負荷Ｚに直流電圧Ｅが印加される。
この信号X′と′が存在する期間と信号′と
Y′が存在する期間では負荷Ｚにかかる電圧の極
性が異なる。すなわち負荷Ｚには、交流電圧が印
加される。第２図ｅは、この負荷にかかる電圧を
示したものである。信号X′と′と、あるいは、
′とY′が同時に存在する期間θを変えると交流
電圧ｅの実効値が調整できる。
この従来のインバータ制御の欠点は、交流電圧
ｅに第３、第５、第７調波などの低次高調波成分
が大きな割合で存在することで、そのため、この
交流電圧を正弦化するために大がかりな交流フイ
ルタが必要となる。これは装置の大型化、重量化
となるばかりでなく、電圧の温度特性の劣化、効
率の低下など電気的にも悪い結果をもたらしてい
る。
ｅに第３、第５、第７調波などの低次高調波成分
が大きな割合で存在することで、そのため、この
交流電圧を正弦化するために大がかりな交流フイ
ルタが必要となる。これは装置の大型化、重量化
となるばかりでなく、電圧の温度特性の劣化、効
率の低下など電気的にも悪い結果をもたらしてい
る。
本発明は、これらの欠点を解決するために、基
本波電圧の半周期の間に低次高調波を除去するよ
うに、複数のパルスを発生するようにブリツジイ
ンバータの半導体スイツチを制御するものであ
る。
本波電圧の半周期の間に低次高調波を除去するよ
うに、複数のパルスを発生するようにブリツジイ
ンバータの半導体スイツチを制御するものであ
る。
第３図は、本発明を説明するための図面であ
る。信号X′，′，Y′，′は、それぞれ、第１
図のブリツジインバータの半導体スイツチ、Ｘ，
，Ｙ，が「オン」となる期間を示す。ｅは同
図の負荷Ｚにかかる電圧波形、すなわち、ブリツ
ジインバータの交流出力電圧である。出力電圧ｅ
は信号Y′と′および、′とX′がそれぞれ同時
に存在するとき得られるもので、両者ではパルス
の極性が異なる。出力電圧ｅの半サイクル内にあ
るパルスは、それぞれ信号Y′，′のパルスと相
似となる。
る。信号X′，′，Y′，′は、それぞれ、第１
図のブリツジインバータの半導体スイツチ、Ｘ，
，Ｙ，が「オン」となる期間を示す。ｅは同
図の負荷Ｚにかかる電圧波形、すなわち、ブリツ
ジインバータの交流出力電圧である。出力電圧ｅ
は信号Y′と′および、′とX′がそれぞれ同時
に存在するとき得られるもので、両者ではパルス
の極性が異なる。出力電圧ｅの半サイクル内にあ
るパルスは、それぞれ信号Y′，′のパルスと相
似となる。
本発明においては、半導体スイツチＹ，のオ
ン、オフをA1〜D5のようにし、その時点を適当
に選ぶことにより、ｅの実効値を調節できると共
に、低次高調波が抑制される。
ン、オフをA1〜D5のようにし、その時点を適当
に選ぶことにより、ｅの実効値を調節できると共
に、低次高調波が抑制される。
基本波交流の半サイクル内の転流回数を2n回
とし、その転流位置は、基本波交流の半サイクル
内の中心（π／２）に対し、対称となるようにす
る。すなわち、各転流位置Ａk、Ｂk、Ｃk、Ｄk
は、次の関係を持つようにする。
とし、その転流位置は、基本波交流の半サイクル
内の中心（π／２）に対し、対称となるようにす
る。すなわち、各転流位置Ａk、Ｂk、Ｃk、Ｄk
は、次の関係を持つようにする。
このパルス幅変調型インバータの出力交流電圧
をフーリエ展開すると、 但し、Ｅはパルス電圧の振幅、（2m−１）は高
調波の次数、ωは基本波交流の角周波数、ｔは時
間である。Ａkは０とπ／２にある各転流位置A1
〜A4である。
をフーリエ展開すると、 但し、Ｅはパルス電圧の振幅、（2m−１）は高
調波の次数、ωは基本波交流の角周波数、ｔは時
間である。Ａkは０とπ／２にある各転流位置A1
〜A4である。
(2)式において、第（2m−１）次調波電圧の振
幅は次のようになる。
幅は次のようになる。
(3)式において、（ｎ−１）個の低次高調波を０
とし、基本波交流電圧の振幅をＥ・ｘとする時、
(4)式の連立非線形方程式は０＜A1＜A2＜………
Ａo＜π/2で解くことが可能である。
とし、基本波交流電圧の振幅をＥ・ｘとする時、
(4)式の連立非線形方程式は０＜A1＜A2＜………
Ａo＜π/2で解くことが可能である。
この式において、ｎ＝４でＥ(3)、Ｅ(5)、Ｅ(7)を
それぞれ０にし、ｘ＝0.6〜1.0まで変化させた時
Ａkを第４図に示す。
それぞれ０にし、ｘ＝0.6〜1.0まで変化させた時
Ａkを第４図に示す。
第５図は、第３図の信号X′，′，Y′，′を
得る実施例である。第６図は第５図に示す回路の
各部出力を示すタイムチヤートである。
得る実施例である。第６図は第５図に示す回路の
各部出力を示すタイムチヤートである。
発振器１は、転流時期の分解能に相当するもの
で、基本波交流周波数Ｆの２N倍の周波数（Ｆ×
２N）を持つパルス発振器である。この発振器１
の出力ａがタイミングカウンタ２に入る。タイミ
ングカウンタ２は２N進カウンタであり、そのた
め、最上位のビツト出力ｂ（第６図）が第３図の
X′に対応し、その否定ｈが′に対応する。記憶
装置７〜１０には、０〜π/2における各転流位置
｛Ａk（rad）、ｋ＝１、４｝、及び、基本波交流周
波数Ｆに対応する発振器１の周波数２Nを用いて
２N×Ａｋ／２πなる値を、第４図のｘを希望最低値ｘn
i o より希望最高値ｘnaxまでを微小変化Δｘさせて
記憶される。即ち、この各記憶装置７〜１０は、
あらかじめ計算した複数個の転流時点に対し０゜
からの変数として記憶されるものである。また、
上記各記憶装置の１語のビツト数は（Ｎ−２）と
なり、ワード数Ｗは、次の式に示したものとな
る。
で、基本波交流周波数Ｆの２N倍の周波数（Ｆ×
２N）を持つパルス発振器である。この発振器１
の出力ａがタイミングカウンタ２に入る。タイミ
ングカウンタ２は２N進カウンタであり、そのた
め、最上位のビツト出力ｂ（第６図）が第３図の
X′に対応し、その否定ｈが′に対応する。記憶
装置７〜１０には、０〜π/2における各転流位置
｛Ａk（rad）、ｋ＝１、４｝、及び、基本波交流周
波数Ｆに対応する発振器１の周波数２Nを用いて
２N×Ａｋ／２πなる値を、第４図のｘを希望最低値ｘn
i o より希望最高値ｘnaxまでを微小変化Δｘさせて
記憶される。即ち、この各記憶装置７〜１０は、
あらかじめ計算した複数個の転流時点に対し０゜
からの変数として記憶されるものである。また、
上記各記憶装置の１語のビツト数は（Ｎ−２）と
なり、ワード数Ｗは、次の式に示したものとな
る。
Ｗ＝ｘｎａｘ−ｘｎｉｏ／Δｘ ……(5)
電圧指示装置１１により、基本波交流電圧の大
きさが指定される。すなわち電圧指示装置１１に
より、記憶装置７〜１０のアドレスが指定される
ことになる。それにより、基本波交流電圧に対応
する各転流位置２N×Ａｋ／２πなる値が図示信号n1〜n
4 で出力される。この出力されたn1〜n4をデータセ
レクタ６により、指定されたものを選択する。こ
のデータセレクタ６の入力指定はイクスクルーシ
ブオアゲート１２，１３の出力信号ｒとｓによつ
て行ない、ｒ＝０、ｓ＝０のときはn1と、ｒ＝
１、ｓ＝０のときはn2と、ｒ＝０、ｓ＝１のとき
は、n3と、ｒ＝１、ｓ＝１のときはn4というよう
にする。このデータセレクタ６の出力ｍはラツチ
回路５に入る。このラツチ回路５はデータ読みと
りの期間及びデータ保持期間に機能的に２分され
るが、データ読みとり期間では比較判定回路４の
出力ｕがあつた時、もしくは、タイミングカウン
タ２の出力の１つｔが立ち下がつた時に、データ
セレクタ６からの出力ｍを単安定回路１６で指定
される時間だけ読みとる。すなわち回路５には、
次に転流すべき値がプリセツトされる。この値と
タイミングカウンタ２のカウント値を比較判定す
ることにより、第４図に示すような転流位置で比
較回路４は出力ｕを出すことが可能である。排他
的論理和ゲートすなわちイクスクルーシブオアゲ
ート３０〜３o-3は、０〜π/2、π/2〜πで対称
性を保つために、０〜π/2の間ではアツプカウン
ト（加算カウント）に、π/2〜πの間ではダウン
カウント（減算カウント）のように動作させ、
π/2、3/2πでの対称性をもたらしている。単安
定回路１７は初期スタート、誤動作防止用に入れ
たものであり、出力ｔの立ち下りで動作を行な
い、フリツプフロツプ１４をリセツトする。フリ
ツプフロツプ１４は、先に述べたデータセレクタ
６の選択信号ｓを作るために入れたものであり、
イクスクルーシブオアゲート１２，１３は、イク
スクルーシブオアゲート３０〜３o-3と同様に、
０〜π/2、2/π〜πの対称性を得るために入れた
ものである。フリツプフロツプ１４の出力ｄとタ
イミングカウンタ２の最高ビツトのｂの値を次に
示すような論理演算をすることにより、第３図に
示すようなY′，′が得られる。
きさが指定される。すなわち電圧指示装置１１に
より、記憶装置７〜１０のアドレスが指定される
ことになる。それにより、基本波交流電圧に対応
する各転流位置２N×Ａｋ／２πなる値が図示信号n1〜n
4 で出力される。この出力されたn1〜n4をデータセ
レクタ６により、指定されたものを選択する。こ
のデータセレクタ６の入力指定はイクスクルーシ
ブオアゲート１２，１３の出力信号ｒとｓによつ
て行ない、ｒ＝０、ｓ＝０のときはn1と、ｒ＝
１、ｓ＝０のときはn2と、ｒ＝０、ｓ＝１のとき
は、n3と、ｒ＝１、ｓ＝１のときはn4というよう
にする。このデータセレクタ６の出力ｍはラツチ
回路５に入る。このラツチ回路５はデータ読みと
りの期間及びデータ保持期間に機能的に２分され
るが、データ読みとり期間では比較判定回路４の
出力ｕがあつた時、もしくは、タイミングカウン
タ２の出力の１つｔが立ち下がつた時に、データ
セレクタ６からの出力ｍを単安定回路１６で指定
される時間だけ読みとる。すなわち回路５には、
次に転流すべき値がプリセツトされる。この値と
タイミングカウンタ２のカウント値を比較判定す
ることにより、第４図に示すような転流位置で比
較回路４は出力ｕを出すことが可能である。排他
的論理和ゲートすなわちイクスクルーシブオアゲ
ート３０〜３o-3は、０〜π/2、π/2〜πで対称
性を保つために、０〜π/2の間ではアツプカウン
ト（加算カウント）に、π/2〜πの間ではダウン
カウント（減算カウント）のように動作させ、
π/2、3/2πでの対称性をもたらしている。単安
定回路１７は初期スタート、誤動作防止用に入れ
たものであり、出力ｔの立ち下りで動作を行な
い、フリツプフロツプ１４をリセツトする。フリ
ツプフロツプ１４は、先に述べたデータセレクタ
６の選択信号ｓを作るために入れたものであり、
イクスクルーシブオアゲート１２，１３は、イク
スクルーシブオアゲート３０〜３o-3と同様に、
０〜π/2、2/π〜πの対称性を得るために入れた
ものである。フリツプフロツプ１４の出力ｄとタ
イミングカウンタ２の最高ビツトのｂの値を次に
示すような論理演算をすることにより、第３図に
示すようなY′，′が得られる。
′＝ｂ・ｄ＋・
Y′＝（′）
これを具体化したのがインバータ１８，１９，
２３、アンドゲード２０，２１およびオアゲート
２２で構成される論理回路である。
２３、アンドゲード２０，２１およびオアゲート
２２で構成される論理回路である。
以上説明したように、本発明によれば、特定の
高調波を減少させるのに適したあらかじめ計算さ
れた複数個の転流時点の最適値を電気角０゜から
の変数として記憶し、該記憶された転流時点の最
適値に対応する半導体スイツチ制御信号を送出し
てインバータを制御する構成としたことから、複
数個の転流時点が計算結果をそのまま用いること
ができ、またカウンタ０〜π／２に対応したもの
となり回路動作が簡素化でき、記憶すべきデータ
がどのようなものであつても記憶装置の内容を書
き替えるだけで対応できるという汎用性を有する
効果を奏する。
高調波を減少させるのに適したあらかじめ計算さ
れた複数個の転流時点の最適値を電気角０゜から
の変数として記憶し、該記憶された転流時点の最
適値に対応する半導体スイツチ制御信号を送出し
てインバータを制御する構成としたことから、複
数個の転流時点が計算結果をそのまま用いること
ができ、またカウンタ０〜π／２に対応したもの
となり回路動作が簡素化でき、記憶すべきデータ
がどのようなものであつても記憶装置の内容を書
き替えるだけで対応できるという汎用性を有する
効果を奏する。
さらに、ブリツジインバータの出力電圧を制御
すると同時にそれに含まれる低次高調波成分を抑
制でき、装置の小形化軽量化がなされ、また、過
渡特性、効率などの電気的特性も向上したインバ
ータ装置が得られる。
すると同時にそれに含まれる低次高調波成分を抑
制でき、装置の小形化軽量化がなされ、また、過
渡特性、効率などの電気的特性も向上したインバ
ータ装置が得られる。
第１図は、ブリツジインバータの模形回路図、
第２図は、ブリツジインバータの従来の制御動作
を説明するためのタイムチヤートである。第３図
は、本発明を説明するためのタイムチヤート、第
４図は本発明において実施する転流位置を示すグ
ラフ、第５図は、本発明の実施例を示す回路図、
第６図は、第５図に示す回路各部出力信号を示す
タイムチヤートである。 １：発振器、２：カウンタ、３０〜３o-3：イ
クスクルーシブオアゲート、４：比較回路、５：
ラツチ回路、６：データセレクタ、７〜１０：記
憶装置、１１：電圧指示装置、１２，１３：イク
スクルーシブオアゲート、１４：フリツプフロツ
プ、１５：フリツプフロツプ、１６：単安定回
路。
第２図は、ブリツジインバータの従来の制御動作
を説明するためのタイムチヤートである。第３図
は、本発明を説明するためのタイムチヤート、第
４図は本発明において実施する転流位置を示すグ
ラフ、第５図は、本発明の実施例を示す回路図、
第６図は、第５図に示す回路各部出力信号を示す
タイムチヤートである。 １：発振器、２：カウンタ、３０〜３o-3：イ
クスクルーシブオアゲート、４：比較回路、５：
ラツチ回路、６：データセレクタ、７〜１０：記
憶装置、１１：電圧指示装置、１２，１３：イク
スクルーシブオアゲート、１４：フリツプフロツ
プ、１５：フリツプフロツプ、１６：単安定回
路。
Claims (1)
- １ 基準パルス信号を出力する基準パルス発信器
と、該基準パルスを所定幅の信号に分周する分周
器と、特定の高調波を減少させるのに適したあら
かじめ計算された複数個の転流時点の最適値を電
気角０゜からの変数として記憶する記憶装置と、
インバータの入力直流電圧に対する交流出力電圧
基本波成分の比率を指示する電圧指示装置と、該
電圧指示装置にて指示される交流出力電圧差本波
成分の比率に対応する上記転流時点の最適値を記
憶装置から読み出すことを制御する読み出し制御
装置とを備え、読み出し制御装置にて読み出され
た転流時点の最適値に対応する半導体スイツチ制
御信号を送出してインバータを制御することを特
徴とするインバー制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1583477A JPS53100429A (en) | 1977-02-15 | 1977-02-15 | Control device of inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1583477A JPS53100429A (en) | 1977-02-15 | 1977-02-15 | Control device of inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53100429A JPS53100429A (en) | 1978-09-01 |
| JPS6260916B2 true JPS6260916B2 (ja) | 1987-12-18 |
Family
ID=11899859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1583477A Granted JPS53100429A (en) | 1977-02-15 | 1977-02-15 | Control device of inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53100429A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166729A (en) * | 1981-04-06 | 1982-10-14 | Sanken Electric Co Ltd | Forming circuit of pulse width modulating wave being reduced higher harmonics |
| JPS57166881A (en) * | 1981-04-07 | 1982-10-14 | Mitsubishi Electric Corp | Control circuit for inverter device |
| US4357655A (en) * | 1981-05-12 | 1982-11-02 | The Garrett Corporation | Three-phase inverter |
| JPS5836176A (ja) * | 1981-08-26 | 1983-03-03 | Mayekawa Mfg Co Ltd | トランジスタインバ−タ装置 |
-
1977
- 1977-02-15 JP JP1583477A patent/JPS53100429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53100429A (en) | 1978-09-01 |
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