JPS6259418A - Analog-digital conversion circuit - Google Patents
Analog-digital conversion circuitInfo
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- JPS6259418A JPS6259418A JP19868285A JP19868285A JPS6259418A JP S6259418 A JPS6259418 A JP S6259418A JP 19868285 A JP19868285 A JP 19868285A JP 19868285 A JP19868285 A JP 19868285A JP S6259418 A JPS6259418 A JP S6259418A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アナログ信号をデジタル信号に変換するＡＤ
変換回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to an AD converter that converts an analog signal into a digital signal.
Regarding conversion circuits.
［従来の技術］
ＡＤ変換回路は、アナログ信号をデジタル信号に変換す
るものであり、その回路構成は、従来から種々のものが
存在する。[Prior Art] An AD conversion circuit converts an analog signal into a digital signal, and there have been various types of circuit configurations.
また、画像情報をＡＤ変換したものを表示メモリに取込
み、この取込んだデジタルデータを修正して画像作成す
る方法も、種々のものが存在しつつある。この場合、汎
用性の点からは低価格のＡＤ：Ｒ検回路が必要となる。Furthermore, various methods are becoming available for capturing AD-converted image information into a display memory and modifying the captured digital data to create an image. In this case, from the standpoint of versatility, a low-cost AD:R detection circuit is required.
ところで、画像情報を取込む場合におけるＡＤ変換回路
は、分解能等の現実の要請からすると、５ビー７トを出
力するものが望ましい、しかし、５ビツト出力のＡＤ変
換回路は、４ビツト出力のそれと比較すると、非常に高
価であるという問題がある。高価である理由は、次の通
りである。By the way, when taking in image information, an AD conversion circuit that outputs 5 bits and 7 bits is desirable in view of actual requirements such as resolution. However, an AD conversion circuit that outputs 5 bits is different from one that outputs 4 bits. The problem with comparison is that it is very expensive. The reason why it is expensive is as follows.
第９図は、従来のＡＤ変換回路であって、２ビツト出力
の場合の一例を示す回路図である。この２ビツト出力の
ＡＤ変換回路１０は、３つのアナログ比較回路ＡＣＰＩ
〜ＡＣＦ３と、４つの分割抵抗Ｒ１〜Ｒ４とで構成され
る。そして、アナログ比較回路ＡＣＰＩ〜３の出力信号
がエンコーダ１１によってコード化され、このコード化
データがラッチｌｌａにラッチされる。FIG. 9 is a circuit diagram showing an example of a conventional AD conversion circuit with 2-bit output. This 2-bit output AD conversion circuit 10 has three analog comparison circuits ACPI.
~ACF3 and four dividing resistors R1 to R4. Then, the output signal of the analog comparison circuit ACPI~3 is encoded by the encoder 11, and this encoded data is latched in the latch lla.
第１０図は、上記エンコーダＨの入力対出力の関係を示
す図表である。FIG. 10 is a chart showing the relationship between input and output of the encoder H.
また、４ビツト出力のＡＤ変換回路は、１５個のアナロ
グ比較回路と１６個の分割抵抗とで構成される。ところ
が、５ビツト出力のＡＤ変換回路は、３１個のアナログ
比較回路と３２個の分′Ｍ抵抗とを必要とする。Further, the 4-bit output AD conversion circuit is composed of 15 analog comparison circuits and 16 dividing resistors. However, an AD conversion circuit with a 5-bit output requires 31 analog comparison circuits and 32 resistors.
このように５ビツト出力のＡＤ変換回路の場合は、分割
抵抗およびアナログ比較回路の数が急激に増加するとと
もに、分割抵抗の精度とアナログ比較回路の感度とは、
非常に高いものが要求される。感度が高くなれば、ノイ
ズの混入、発生が許されなくなり、相応の対策を行なう
ことが必要になる。また、エンコーダの入力が３１本に
なるので、エンコーダのゲート数が多くなる。これらの
！１９情から、５ビツト出力のＡＤコンバータは、非常
に高価なものとなる。In this way, in the case of an AD conversion circuit with 5-bit output, the number of dividing resistors and analog comparison circuits increases rapidly, and the accuracy of the dividing resistors and the sensitivity of the analog comparison circuit are
Very high demands are required. If the sensitivity becomes high, the mixing and generation of noise will no longer be tolerated, and appropriate countermeasures will need to be taken. Furthermore, since the number of inputs to the encoder becomes 31, the number of gates of the encoder increases. these! For these reasons, an AD converter with a 5-bit output is extremely expensive.
［発明の目的］
本発明は、上記従来の問題点に着目してなされたもので
、安価なＡＤ変換回路を提供することを目的とするもの
である。[Object of the Invention] The present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide an inexpensive AD conversion circuit.
［発明のＪ！要コ
本発明は、ＡＤ変換回路を安価にするために、基や電圧
に基づいて、アナログ信号をデジタル信号に変換する信
号変換回路を設け、上記基準゛「π圧全体を周期的に変
動させ、その信号変換回路の１つ前の出力信号を出力ラ
ッチが保持し、信号変換回路の出力信号と、その１つ前
の出力信号とを加算回路が加算し、上記信号変換回路の
出力データのうち、連続する２つのデータの差を検出す
る信号変化ｌ検出回路と、上記データの差が所定値以内
のとぎに、上記加算回路の出力を選択し、上記データの
差が所定値より大きいときに、上記出力データの２倍を
選択する信号選択回路を設けたものである。[J of invention! Key points: In order to make the AD conversion circuit inexpensive, the present invention provides a signal conversion circuit that converts an analog signal into a digital signal based on the base voltage and voltage, and periodically varies the entire π pressure according to the above standard. , the output latch holds the previous output signal of the signal conversion circuit, and the addition circuit adds the output signal of the signal conversion circuit and the previous output signal, and the output data of the signal conversion circuit is Among them, the signal change l detection circuit detects the difference between two consecutive data, and when the difference between the above data is within a predetermined value, the output of the above adder circuit is selected, and when the difference between the above data is larger than the predetermined value. A signal selection circuit for selecting twice the output data is provided.
［発明の実施例］ 第６図は１本発明を説明するブロック図である。[Embodiments of the invention] FIG. 6 is a block diagram illustrating one aspect of the present invention.
ＡＤ変換回路１００は、信号変換回路２０と１、Ｓ準電
圧変動回路３０と、ラッチ４０と、加算回路５０とを有
する。The AD conversion circuit 100 includes signal conversion circuits 20 and 1, an S-quasi voltage variation circuit 30, a latch 40, and an addition circuit 50.
信号変換回路２０は、基準電圧に基づいて、アナログ入
力信号を、所定ビット数のデジタル信号に変換する回路
である。この信号変換回路２ｏの詳、籠を第７図に示し
である。The signal conversion circuit 20 is a circuit that converts an analog input signal into a digital signal with a predetermined number of bits based on a reference voltage. The details of this signal conversion circuit 2o are shown in FIG.
基準電圧変動回路３０は、信号変換回路２０の基準電圧
全体を、そのサンプリング毎に変動させる回路である。The reference voltage variation circuit 30 is a circuit that varies the entire reference voltage of the signal conversion circuit 20 every time it is sampled.
ラッチ４０は、信号変換回路２０における１つ前の出力
信号を取込むラッチである。The latch 40 is a latch that captures the previous output signal from the signal conversion circuit 20.
加算回路５０は、信号変換回路２０の出力信号と、ラッ
チ４０の出力信号とを加算して、信号変換回路２０の出
力ビツト数よりも１ビット多い信号を出力する回路であ
る。The adder circuit 50 is a circuit that adds the output signal of the signal conversion circuit 20 and the output signal of the latch 40 and outputs a signal with one bit more than the output bit number of the signal conversion circuit 20.
第７図は、ＡＤ変換回路１００をより具体的に示す回路
図である。FIG. 7 is a circuit diagram showing the AD conversion circuit 100 more specifically.
信号変換回路２０は、アナログ入力信号に基づいて、４
ビツトのデジタルデータを出力するものであり、４ビツ
ト出力の従来のＡＤ変換回路と同様のものである。また
、信号変換回路２０は、基準電圧に基づいて１間隔の等
しい１６個の電圧を得るために、抵抗Ｒ１−Ｒ１６（そ
れぞれ等しい抵抗値ｒを有する抵抗）が直列に接続され
ている。３準電圧を分割した゛電圧と、アナログ入力信
号とを比較するアナログ比較回路ＡＣＰＩ〜ＡＣＰ１５
が設けられ、これら各アナログ比較回路ＡＣＰＩ〜ＡＣ
Ｐ１５の出力信号に基づいて、４ビーｙ ）の出力Ｄｏ
−０３を発生するエンコーダ２１が設けられている。ま
た、エンコーダ２１の出力データは、ラッチ２１ａによ
ってラックされる。なお、符号ＶＲＩは、基準電圧をｊ
＄１堕する可変抵抗である。The signal conversion circuit 20 converts four signals based on the analog input signal.
It outputs bit digital data, and is similar to a conventional AD conversion circuit with a 4-bit output. Further, in the signal conversion circuit 20, resistors R1 to R16 (resistors each having an equal resistance value r) are connected in series in order to obtain 16 voltages equally spaced by one interval based on the reference voltage. Analog comparison circuits ACPI to ACP15 that compare voltages obtained by dividing the 3 quasi-voltages and analog input signals.
are provided, and each of these analog comparison circuits ACPI to AC
Based on the output signal of P15, the output Do of 4bee y)
An encoder 21 that generates -03 is provided. Furthermore, the output data of the encoder 21 is racked by a latch 21a. Note that the symbol VRI indicates the reference voltage j
It is a variable resistance that drops by $1.
基準電圧変動回路３０は、抵抗Ｒ１〜Ｒ１６の直列回路
と直列に接続された抵抗ＲＯと、可変抵抗ＶＲ２と、局
方周器２１とを有するものである。抵抗ＲＯは、抵抗値
ｒの約半分の値を有するものであり、局方周器３１は１
画像取込み装置１から送られるストローブパルスの周波
数を局に分周し、約５０％パルス幅の信号を出力するも
のである。The reference voltage variation circuit 30 includes a resistor RO connected in series with a series circuit of resistors R1 to R16, a variable resistor VR2, and a local frequency divider 21. The resistance RO has a value approximately half of the resistance value r, and the local frequency generator 31 has a value of 1
The frequency of the strobe pulse sent from the image capture device 1 is divided into two parts, and a signal with a pulse width of approximately 50% is output.
なお、ＡＤ変換回路１００の出力信号である画像データ
を取込む画像データ取込み装２１■が設けられ、この画
像データ取込み装置１からの信号が表示メモリ２および
表示９ ｔ３に送られている。It should be noted that an image data import device 212 is provided to receive image data which is an output signal of the AD conversion circuit 100, and the signal from this image data import device 1 is sent to the display memory 2 and the display 9t3.
次に、上記例の動作について説明する。Next, the operation of the above example will be explained.
第８図は、ＡＤ変換回路１００における動作例を示すも
のであり、そのアナログ入力、デジタル出力の対応を示
す図表である。FIG. 8 shows an example of the operation of the AD conversion circuit 100, and is a chart showing the correspondence between analog input and digital output.
上記例において、第８図に示すアナログ入力信号がＡＤ
変換回路１００に送られたとする。この場合、まず、時
刻１１において、Ａ分周器３１から「１」の信号が送ら
れてきており、このために、抵抗ＲＯのＰ？端にば電圧
が発生している。したがって、第８図に示す「基′？＠
電圧を変換した後のスケール」によって、信号変換回路
２０が出力される。つまり、上記例においては、時刻ｔ
１のときに「６」が出力される。この信号変換回路２０
の出力はラッチ４０に取込まれる。In the above example, the analog input signal shown in FIG.
Assume that the signal is sent to the conversion circuit 100. In this case, first, at time 11, a signal of "1" is sent from the A frequency divider 31, and therefore, the P? of the resistor RO? Voltage is generated at the end. Therefore, as shown in FIG.
The signal conversion circuit 20 outputs the signal according to the scale after converting the voltage. That is, in the above example, time t
When it is 1, "6" is output. This signal conversion circuit 20
The output of is taken into the latch 40.
次のタイミング（時刻ｔ２）において１局分周 ｌ
器３１から「０」の信号が送られ、このために、抵抗Ｒ
Ｏの両端には電圧が発生せず、この場合、１第８図にお
ける「基醇電圧を変化する前のスケ−Ｉル」によってア
ナログ入力信号が変換される。この場合、信号変換回路
２０の出力は「６」となる。Divide the frequency by one station at the next timing (time t2) l
A signal of "0" is sent from the resistor 31, and for this reason, the resistor R
No voltage is generated across O, and in this case, the analog input signal is converted according to the "scale I before changing the base voltage" in FIG. In this case, the output of the signal conversion circuit 20 is "6".
ここで、時刻ｔ２における信号変換回路２０の出力値「
６」と、ラッチ４０の出力値「６」とが、加算回路５０
によって加算される。この結果、加算回路５０の出力値
は「１２Ｊとなる。この加算回路５０の出力がＡＤ変換
回路１００の出力となる。また、この加算が終了した後
に、画像データ取込み装置１からラッチ４０にストロー
ブパルスが加えられ、そのときの信号変換回路２０の出
力データがラッチ４０に取込まれる。Here, the output value of the signal conversion circuit 20 at time t2 is "
6” and the output value “6” of the latch 40 are added to the adder circuit 50.
is added by As a result, the output value of the adder circuit 50 becomes "12J." A pulse is applied, and the output data of the signal conversion circuit 20 at that time is taken into the latch 40.
次の時刻ｔ３において、分周基３１からｒｌＪの信号が
送られ、このために、抵抗ＲＯの両端に電圧が発生する
。そして、そのときのアナログ入力信号を、「基準電圧
を変換した後のスケール」によって変換する。したがっ
てこのときには、信号変換回路２０からは「５」が出力
される。そして、この信号変換回路２０の出力値である
「５」と、ラッチ４０の出力値「６」とが、加算回路５
Ｏで加算され、［１１」が出力される。そして、ストロ
ーブパルスを受けてラッチ４０は、そのときの信号変換
回路２０の出力値「５」を取込む。At the next time t3, a signal rlJ is sent from the frequency dividing base 31, and therefore a voltage is generated across the resistor RO. Then, the analog input signal at that time is converted using the "scale after converting the reference voltage". Therefore, at this time, the signal conversion circuit 20 outputs "5". Then, the output value "5" of the signal conversion circuit 20 and the output value "6" of the latch 40 are added to the adder circuit 5.
O is added, and [11] is output. Then, upon receiving the strobe pulse, the latch 40 takes in the output value "5" of the signal conversion circuit 20 at that time.
このようにして、信号変換回路２０における基準電圧を
サンプリング毎に変化させて、信号変換回路２０でデジ
タル値に変換し、そのサンプリングの度に、信号変換回
路２０の出力とラッチ４０の出力とを加算回路５０で加
算し、その直後にラッチ４０が信号変換回路２０の出力
値を取込む。In this way, the reference voltage in the signal conversion circuit 20 is changed every sampling, and the signal conversion circuit 20 converts it into a digital value, and each time the output of the signal conversion circuit 20 and the output of the latch 40 are The addition circuit 50 adds the signals, and immediately after that, the latch 40 takes in the output value of the signal conversion circuit 20.
この一連の動作を順次繰返す。This series of operations is repeated in sequence.
これによって、第８図に示すように、加算回路５０の出
力値は、信号変換回路２０の出力値よりも１ビット多い
データとなる。As a result, as shown in FIG. 8, the output value of the adder circuit 50 becomes data with one bit more than the output value of the signal conversion circuit 20.
また、基準電圧変動回路３０における基準電圧変動の周
期は、信号変換回路２０におけるサンプル取込み周期の
２倍である。Further, the period of reference voltage fluctuation in the reference voltage fluctuation circuit 30 is twice the sample acquisition period in the signal conversion circuit 20.
なお、信号変換回路２０としては、４ビツト出力以外の
ビット数のものを使用してもよい、また、上記例におい
ては、画像データの取込み装置１に、ＡＤ変換回路１０
０を接続しているが１画像データ取込み以外の用途に使
用することができる。Note that the signal conversion circuit 20 may have a bit number other than 4-bit output, and in the above example, the image data capture device 1 includes the AD conversion circuit 10.
0 is connected, but it can be used for purposes other than capturing 1 image data.
第１図は、本発明の第１実施例を示すブロック図である
。FIG. 1 is a block diagram showing a first embodiment of the present invention.
なお、第６図、第７図に示した部材と同一の部材につい
ては、同一の符号を付し、その説明を省略する。以下も
同様である。Note that the same members as those shown in FIGS. 6 and 7 are designated by the same reference numerals, and their explanations will be omitted. The same applies below.
第１図が第６図と異なる点は、減算回路６０と差判別回
路７０と選択回路８０とが付加されている点である。The difference between FIG. 1 and FIG. 6 is that a subtraction circuit 60, a difference discrimination circuit 70, and a selection circuit 80 are added.
減算回路６０は、信号変換回路２０の出力データのうち
、連続する２つのデータの差を検出する信号変化量検出
手段の１つである。The subtraction circuit 60 is one of the signal change amount detection means for detecting the difference between two consecutive pieces of data among the output data of the signal conversion circuit 20.
差判別回路７０は、減算回路６０によって算出された差
が、−１〜＋１の間であるか否かを判別する回路であり
、−１〜＋１の間である場合にのみ、「１」を出力する
ものである。The difference determination circuit 70 is a circuit that determines whether the difference calculated by the subtraction circuit 60 is between -1 and +1, and only when the difference is between -1 and +1, it sets "1". This is what is output.
選択回路８０は、減算回路６０の出力が−１〜＋１の場
合に、加算回路５０の信号を選択し、減算回路６０の出
力が−１より小さいかまたは＋１以上の場合に、信号変
換回路２０の出力を２倍してから出力するものである。The selection circuit 80 selects the signal of the addition circuit 50 when the output of the subtraction circuit 60 is between -1 and +1, and selects the signal of the addition circuit 50 when the output of the subtraction circuit 60 is less than -1 or greater than or equal to +1. The output is doubled and then output.
この２倍にしたときに、最下位ビットは「０」を入力す
る。When this is doubled, the least significant bit inputs "0".
差判別回路７０と選択回路８０とは、信号選択手段の１
つであり、この信号選択手段は、上記データの差が所定
値以内のときに、加ｒｔ回路５０の出力を選択し、上記
データの差が所定値より大きいときに、上記出力データ
の２倍を選択するものである。The difference discrimination circuit 70 and the selection circuit 80 are one of the signal selection means.
When the difference in the data is within a predetermined value, this signal selection means selects the output of the rt circuit 50, and when the difference in the data is greater than the predetermined value, the signal selection means selects the output of the rt circuit 50, which is twice the output data. This is to select.
第２図は、第１図の実施例をより具体的に示すブロック
図である。FIG. 2 is a block diagram showing the embodiment of FIG. 1 in more detail.
第３図は、差判別回路７０の一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the difference discrimination circuit 70.
差判別回路７０は、ＡＮＤ回路７１．７２と、インバー
タ７２ａ 、７２ ｂ 、７２ｃと、ＯＲ回路７３とで
構成されている。The difference determination circuit 70 includes AND circuits 71 and 72, inverters 72a, 72b, and 72c, and an OR circuit 73.
ＡＮＤ回路７１は、減算回路６０の出力信号がｒｌｌｌ
ｌＪ （＝−１）のときに、ｒｌＪを出力するもので
ある。ＡＮＤ回路７２は、減算回路６０の出力信号の王
位３ビツトを反転してＡＮＤをとるので、それがｒｏｏ
ｏｌＪ （＝１）または、ｒｏ ０００Ｊ （＝
Ｏ）のときに、「１」を出力するものである。なお、上
記実施例の場合、信号変換回路２０は４ビツトを出力す
るものであるが、４ビツト以外を出力する場合には、そ
のビット数に応じて、ＡＮＤ回路７１．７２の入力数を
変えればよい。The AND circuit 71 receives the output signal of the subtraction circuit 60 as rllll.
When lJ (=-1), rlJ is output. The AND circuit 72 inverts the 3 bits of the output signal of the subtraction circuit 60 and performs an AND operation, so that it is
olJ (=1) or ro 000J (=
O), it outputs "1". In the case of the above embodiment, the signal conversion circuit 20 outputs 4 bits, but when outputting other than 4 bits, the number of inputs to the AND circuits 71 and 72 can be changed according to the number of bits. Bye.
次に、上記実施例の動作について説明する。Next, the operation of the above embodiment will be explained.
第４図は、上記実施例におけるアナログ入力。FIG. 4 shows the analog input in the above embodiment.
データ出力の対応例を示す図表である。3 is a chart showing an example of data output correspondence;
信号変換回路２０の出力データを順次、ラッチ４０によ
ってラッチし、１つ前のデータと現在のデータと加算す
ることは、第６図の説明と同じである。The process of sequentially latching the output data of the signal conversion circuit 20 by the latch 40 and adding the previous data and the current data is the same as the explanation in FIG.
信号変換回路２０の出力データと、そのラッチされたデ
ータとは、減算回路６０に送られ、この減算回路６０に
おいて、１つ前のデータと現在のデータとの差が求めら
れる。この差が、−１〜＋１に入るか否かが、差判別回
路７０で判断される。その差が−１〜＋１に入れば、差
判別回路７０の出力信号が「ｌ」になる、これは、その
差が−１のときに、ＡＮＤ回路７１が「１」を出力する
からであり、その差がＯまたは＋１のときに、ＡＮＤ回
路７２が「１」を出力するからである。The output data of the signal conversion circuit 20 and the latched data are sent to a subtraction circuit 60, and the difference between the previous data and the current data is determined in the subtraction circuit 60. The difference determining circuit 70 determines whether this difference falls within the range of -1 to +1. If the difference is between -1 and +1, the output signal of the difference discrimination circuit 70 becomes "l". This is because the AND circuit 71 outputs "1" when the difference is -1. , the AND circuit 72 outputs "1" when the difference therebetween is O or +1.
そして、差検出回路７０が「１」を出力すれば、加算回
路５０からの信号がそのまま、ＡＤ変換回路２００の出
力信号となる。一方、差検出回路７０が「０」を出力す
れば、信号変換回路２０からの信号が２倍されて、ＡＤ
変換審２００の出力信号となる。If the difference detection circuit 70 outputs "1", the signal from the addition circuit 50 becomes the output signal of the AD conversion circuit 200 as it is. On the other hand, if the difference detection circuit 70 outputs "0", the signal from the signal conversion circuit 20 is doubled and the AD
This becomes the output signal of the conversion judge 200.
ここで、差検出回路７０の出力信号が小さければ、１つ
前のデータと現在のデータとを加算しても、その平均化
による弊害が無く、１ビット多い（５ビツトの）デジタ
ル信号が出力される。一方、差検出回路７０の出力信号
が大きけば、現在のデータを２倍するので、１つ前のデ
ータとの加算による弊害が出すに、１ビット多い（５ビ
ツト）のデジタル信号が出力される。Here, if the output signal of the difference detection circuit 70 is small, even if the previous data and the current data are added, there will be no harm caused by the averaging, and a digital signal with 1 bit more (5 bits) will be output. be done. On the other hand, if the output signal of the difference detection circuit 70 is large, the current data is doubled, so a digital signal with 1 bit more (5 bits) is output to compensate for the harm caused by addition with the previous data. Ru.
第５図は、第４図において、減算回路と差判別回路と選
択回路とが存在する場合と、これらの回路が存在しない
場合とを比較した図である。FIG. 5 is a diagram comparing the case in which the subtraction circuit, the difference discrimination circuit, and the selection circuit are present in FIG. 4, and the case in which these circuits do not exist.
実線で示す特性は、上記実施例の場合（減算回路と差判
別回路と選択回路とが存在する場合）であり、一点鎖線
で示す特性は、減算回路と差判別回路と選択回路とが存
在しない場合である。このように、減算回路と差判別回
路と選択回路とが存在しないと、信号変換回路２０から
のデータが急激に変化している場合９その変化量が少な
くなって出力される。したがって、瞬時応答性（急激な
変化に対する応答性）が悪化する。The characteristic shown by the solid line is the case of the above embodiment (when the subtraction circuit, the difference discrimination circuit, and the selection circuit are present), and the characteristic shown by the dashed dotted line is the case where the subtraction circuit, the difference discrimination circuit, and the selection circuit are not present. This is the case. As described above, if the subtraction circuit, the difference discrimination circuit, and the selection circuit do not exist, when the data from the signal conversion circuit 20 changes rapidly, the amount of change will be reduced and output. Therefore, instantaneous responsiveness (responsiveness to sudden changes) deteriorates.
なお、上記実施例においては、減算回路７０の出力が−
１〜＋１の範囲でのみ、加算回路５０からの信号を選択
するようにしているが、上記以外の範囲で、加算回路５
０からの信号を選択するようにしてもよい。In the above embodiment, the output of the subtraction circuit 70 is -
Although the signal from the adder circuit 50 is selected only in the range of 1 to +1, the signal from the adder circuit 50 is selected only in the range of 1 to +1.
Alternatively, signals starting from 0 may be selected.
第１Ａ図は、本発明の第２実施例を示すブロック図であ
る。FIG. 1A is a block diagram showing a second embodiment of the present invention.
この第２実施例は、第１図に示す第１実施例のＡＤ変換
回路２００の中に、画像データ取込み装２２１Ａと表示
メモリ２Ａとを有するものである。This second embodiment includes an image data importing device 221A and a display memory 2A in the AD conversion circuit 200 of the first embodiment shown in FIG.
上記画像データ取込み装置ＩＡは画像データ取込み装２
！１と同様のものであり、上記表示メモリ２Ａは表示メ
モリ２と同様のものである。The image data import device IA is image data import device 2.
! The display memory 2A is similar to the display memory 2.
このようにすれば、第１図に示す装置と同様の効果を得
られることは勿論、表示メモリＩＡは４ビツトのデータ
を記憶すればよいので、５ビツトのデータを記憶する必
要がある第１実施例の場合よりも、２０％のメモリ容量
を節約できるという利点がある。By doing this, it is possible to obtain the same effect as the device shown in FIG. 1, and since the display memory IA only needs to store 4 bits of data, the first There is an advantage that the memory capacity can be saved by 20% compared to the case of the embodiment.
第１Ｂ図は、本発明の第３実施例を示すブロック図であ
る。FIG. 1B is a block diagram showing a third embodiment of the present invention.
この第３実施例は、ｆｌＳ６図に示す例のＡＤ変換回路
１００の中に、画像データ取込み装２ｔｌＡと表示メモ
リ２Ａとを有するものである。上記画像データ取込み装
ｆｉｌＡは画像データ取込み装置１と同様のものであり
、上記表示メモリ２Ａは表示メモリ２と同様のものであ
る。This third embodiment includes an image data importing device 2tlA and a display memory 2A in the AD conversion circuit 100 shown in FIG. flS6. The image data capture device filA is similar to the image data capture device 1, and the display memory 2A is similar to the display memory 2.
このようにすれば、第６図に示す装置と同様の効果を得
られることは勿論、表示メモリＩＡは４ビツトのデータ
を記憶すればよいので、５ビツトのデータを記憶する必
要がある第６図の例の場合よりも、２０％のメモリ容量
を節約できるという利点がある。By doing this, it is possible to obtain the same effect as the device shown in FIG. 6, and since the display memory IA only needs to store 4-bit data, the sixth There is an advantage that the memory capacity can be saved by 20% compared to the case of the example shown in the figure.
［発明の効果］
本発明によれば、安価なＡＤ変換回路を得ることができ
るという効果を有する。[Effects of the Invention] According to the present invention, there is an effect that an inexpensive AD conversion circuit can be obtained.
第１図は、本発明の第１実施例を示すブロック図である
。
第１Ａ図は１本発明の第２実施例を示すブロック図であ
る。
第ＬＢ図は、本発明の第３実施例を示すブロック図であ
る。
第２図は、第１実施例の要部をより具体的に示すブロッ
ク図である。
第３図は、第１実施例に使用された検出回路の一例を示
す論理回路である。
第４図は、第１実施例におけるアナログ入力、データ出
力の対応例を示す図表である。
第５図は、第４図において、減算回路と検出回路とが存
在する場合と、これらの回路が存在しない場合とを比較
した図表である。
第６図は、第１実施例の説明をする回路図である。
第７図は、第６図の要部をより具体的に示すブロック図
である。
第８図は、第６図、第７図に示すＡＤ変換回路における
アナログ入力、データ出力の対応を示す図表である。
第９図は、従来におけるＡＤ変換回路の一例を示す回路
図である。
第１０図は、上記従来例におけるＡＤ変換回路の入力お
よび出力の関係を示す図表である。
ＩＡ・・・記憶手段としての表示メモリ、２０・・・信
号変換回路。
３０・・・基準電圧変動回路、
４０・・・ラッチ、
５０・・・加算回路、
６０・・・減算回路、
７０・・・信号変化量検出回路、
８０・・・選択回路、
ＬＯＯＡ、２００．２００Ａ・・・ＡＤ変換回路。
第３ｍ
Ｉ！藺
１１８図
万FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 1A is a block diagram showing a second embodiment of the present invention. FIG. LB is a block diagram showing a third embodiment of the present invention. FIG. 2 is a block diagram showing more specifically the main parts of the first embodiment. FIG. 3 is a logic circuit showing an example of the detection circuit used in the first embodiment. FIG. 4 is a chart showing an example of correspondence between analog input and data output in the first embodiment. FIG. 5 is a chart comparing the case where the subtraction circuit and the detection circuit are present in FIG. 4 and the case where these circuits are not present. FIG. 6 is a circuit diagram for explaining the first embodiment. FIG. 7 is a block diagram showing the main parts of FIG. 6 more specifically. FIG. 8 is a chart showing the correspondence between analog input and data output in the AD conversion circuit shown in FIGS. 6 and 7. FIG. 9 is a circuit diagram showing an example of a conventional AD conversion circuit. FIG. 10 is a chart showing the relationship between the input and output of the AD conversion circuit in the conventional example. IA...display memory as storage means, 20...signal conversion circuit. 30... Reference voltage fluctuation circuit, 40... Latch, 50... Addition circuit, 60... Subtraction circuit, 70... Signal change amount detection circuit, 80... Selection circuit, LOOA, 200. 200A...AD conversion circuit. 3rd m I! 118 million yen
Claims (5)
ビット数のデジタル信号に変換する信号変換手段と； この信号変換手段の前記基準電圧を、そのサンプリング
毎に変動させる基準電圧変動手段と；前記信号変換手段
の出力信号をサンプリングする毎に取込み保持するラッ
チ手段と； 前記信号変換手段の出力データのうち、連続する２つの
データを加算する加算回路と； 前記信号変換手段の出力データのうち、連続する２つの
データの差の大きさを検出する信号変化量検出手段と； 前記データの差が所定値以内のときに、前記加算回路の
出力を選択し、前記データの差が所定値より大きいとき
に、前記出力データの２倍を選択する信号選択手段と； を有し、前記所定ビット数よりも１ビット多いデジタル
信号を出力することを特徴とするＡＤ変換回路。(1) signal converting means for converting an analog input signal into a digital signal of a predetermined number of bits based on a reference voltage; reference voltage varying means for varying the reference voltage of the signal converting means for each sampling; a latch means that captures and holds the output signal of the signal conversion means every time it is sampled; an adder circuit that adds two consecutive pieces of data among the output data of the signal conversion means; , signal change amount detection means for detecting the magnitude of the difference between two consecutive data; when the difference between the data is within a predetermined value, the output of the adder circuit is selected; and signal selection means for selecting twice the output data when the number is larger than the predetermined number of bits, and outputs a digital signal having one bit more than the predetermined number of bits.
段における最小検出電圧の約半分であることを特徴とす
るＡＤ変換回路。(2) The AD conversion circuit according to claim 1, wherein the amount of variation by the reference voltage variation means is approximately half of the minimum detection voltage in the signal conversion means.
前記信号変換手段におけるサンプル取込み周期の２倍で
あることを特徴とするＡＤ変換回路。(3) In claim 1, the period of reference voltage variation in the reference voltage variation means is:
An AD conversion circuit characterized in that the sampling period is twice as long as the sample acquisition period in the signal conversion means.
ビット数のデジタル信号に変換する信号変換手段と； この信号変換手段の前記基準電圧を、そのサンプリング
毎に変動させる基準電圧変動手段と；前記信号変換手段
の出力信号をサンプリングする毎に取込み保持するラッ
チ手段と； 前記信号変換手段の出力データのうち、連続する２つの
データを加算する加算回路と； 前記信号変換手段と前記ラッチ手段との間に設けられた
記憶手段と； を有し、前記所定ビット数よりも１ビット多いデジタル
信号を出力することを特徴とするＡＤ変換回路。(4) signal converting means for converting an analog input signal into a digital signal of a predetermined number of bits based on a reference voltage; reference voltage varying means for varying the reference voltage of the signal converting means for each sampling; a latch means that captures and holds the output signal of the signal conversion means every time it is sampled; an adder circuit that adds two consecutive pieces of data among the output data of the signal conversion means; the signal conversion means and the latch means; An AD conversion circuit comprising: storage means provided between; and outputting a digital signal having one bit more than the predetermined number of bits.
ビット数のデジタル信号に変換する信号変換手段と； この信号変換手段の前記基準電圧を、そのサンプリング
毎に変動させる基準電圧変動手段と；前記信号変換手段
の出力信号をサンプリングする毎に取込み保持するラッ
チ手段と； 前記信号変換手段の出力データのうち、連続する２つの
データを加算する加算回路と； 前記信号変換手段の出力データのうち、連続する２つの
データの差の大きさを検出する信号変化量検出手段と； 前記データの差が所定値以内のときに、前記加算回路の
出力を選択し、前記データの差が所定値より大きいとき
に、前記出力データの２倍を選択する信号選択手段と； 前記信号変換手段と前記ラッチ手段との間に設けられた
記憶手段と； を有し、前記所定ビット数よりも１ビット多いデジタル
信号を出力することを特徴とするＡＤ変換回路。(5) signal converting means for converting an analog input signal into a digital signal of a predetermined number of bits based on a reference voltage; reference voltage varying means for varying the reference voltage of the signal converting means for each sampling; a latch means that captures and holds the output signal of the signal conversion means every time it is sampled; an adder circuit that adds two consecutive pieces of data among the output data of the signal conversion means; , signal change amount detection means for detecting the magnitude of the difference between two consecutive data; when the difference between the data is within a predetermined value, the output of the adder circuit is selected; a signal selection means for selecting twice the output data when the number of bits is larger than the predetermined number of bits; and a storage means provided between the signal conversion means and the latch means; An AD conversion circuit characterized by outputting a digital signal.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868285A JPS6259418A (en) | 1985-09-10 | 1985-09-10 | Analog-digital conversion circuit |
| US06/874,110 US4733221A (en) | 1985-06-14 | 1986-06-13 | A-D converter circuit |
| DE8686108143T DE3687596T2 (en) | 1985-06-14 | 1986-06-13 | AD CONVERSION CIRCUIT AND DISPLAY CONTROL SYSTEM. |
| EP86108143A EP0205191B1 (en) | 1985-06-14 | 1986-06-13 | A-d converter circuit and display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868285A JPS6259418A (en) | 1985-09-10 | 1985-09-10 | Analog-digital conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6259418A true JPS6259418A (en) | 1987-03-16 |
| JPH0243374B2 JPH0243374B2 (en) | 1990-09-28 |
Family
ID=16395296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19868285A Granted JPS6259418A (en) | 1985-06-14 | 1985-09-10 | Analog-digital conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6259418A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441061A (en) * | 1977-09-08 | 1979-03-31 | Sony Corp | Analogue/digital converter |
| JPS57129526A (en) * | 1981-02-04 | 1982-08-11 | Fujitsu Ltd | Parallel type analog-to-digital converter |
| JPS59218037A (en) * | 1983-03-14 | 1984-12-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | Circuit disposition for converting analog picture signal into amplitude scatering output signal |
| JPS6029035A (en) * | 1983-07-14 | 1985-02-14 | Nec Ic Microcomput Syst Ltd | A/d converter |
-
1985
- 1985-09-10 JP JP19868285A patent/JPS6259418A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441061A (en) * | 1977-09-08 | 1979-03-31 | Sony Corp | Analogue/digital converter |
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| JPS6029035A (en) * | 1983-07-14 | 1985-02-14 | Nec Ic Microcomput Syst Ltd | A/d converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0243374B2 (en) | 1990-09-28 |
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