JPS6258571B2 - - Google Patents
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- JPS6258571B2 JPS6258571B2 JP56087640A JP8764081A JPS6258571B2 JP S6258571 B2 JPS6258571 B2 JP S6258571B2 JP 56087640 A JP56087640 A JP 56087640A JP 8764081 A JP8764081 A JP 8764081A JP S6258571 B2 JPS6258571 B2 JP S6258571B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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Description
【発明の詳細な説明】
この発明は抵抗分圧方式によるデイジタル−ア
ナログ変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital-to-analog conversion circuit using a resistance voltage division method.
第1図はデイジタル−アナログ変換回路を用い
たアナログ−デイジタル変換回路のブロツク構成
図である。図において1はデイジタル−アナログ
変換回路(以下D−A変換回路と略称する)であ
り、この回路1は制御回路2から送られてくるn
ビツトのデイジタル信号に対応した一つの基準ア
ナログ電圧VARを発生する。上記D−A変換回路
1で発生した基準アナログ電圧VARは被変換アナ
ログ入力電圧VAINとともに比較回路3に送ら
れ、ここで上記制御回路2の制御の下に両電圧の
大小が比較される。そしてこの比較回路3におけ
る比較結果は上記制御回路2に送られる。制御回
路2は、比較回路3からの比較結果に応じて、D
−A変換回路1に送るデイジタル信号の設定を変
えるかあるいはいままでD−A変換回路1に送つ
ていたデイジタル信号と等しい信号を、被変換ア
ナログ入力電圧VAINに対する変換デイジタル信
号DDとして出力する。 FIG. 1 is a block diagram of an analog-to-digital conversion circuit using a digital-to-analog conversion circuit. In the figure, 1 is a digital-to-analog conversion circuit (hereinafter abbreviated as a DA conversion circuit), and this circuit 1 receives the n signal sent from the control circuit 2.
One reference analog voltage V AR corresponding to the bit digital signal is generated. The reference analog voltage V AR generated in the D-A conversion circuit 1 is sent to the comparator circuit 3 together with the analog input voltage to be converted V AIN , where the magnitude of both voltages is compared under the control of the control circuit 2. . The comparison result in this comparison circuit 3 is sent to the control circuit 2. The control circuit 2 controls D according to the comparison result from the comparison circuit 3.
- Change the setting of the digital signal sent to the A-to-A converter circuit 1, or output a signal equal to the digital signal that has been sent to the D-A converter circuit 1 as the converted digital signal DD for the analog input voltage V AIN to be converted. .
第2図は上記D−A変換回路1として抵抗分圧
方式のものを用いた場合の、その従来の具体的な
構成を比較回路とあわせて示したものである。D
−A変換回路1は、正極性の一定電圧V印加点と
接地電位点との間に合計9個の抵抗11a〜11
iを直列接続し、これら各抵抗11a〜11iの
各直列接続点とアナログ電圧出力点12との間
に、前記制御回路2から送られるnビツトのデイ
ジタル信号に対応してそのうちの一つだけが閉成
されるスイツチ13a〜13hを接続して構成さ
れている。また比較回路3は、被変換アナログ入
力電圧VAINと上記D−A変換回路1のアナログ
電圧出力点12で得られる基準アナログ電圧VAR
とのうちのいずれか一方を選択する切替スイツチ
14と、コンデンサ15、反転回路16およびこ
の反転回路16の入出力端間を短絡するためのス
イツチ17とから構成されている。 FIG. 2 shows a specific conventional configuration of the D-A converter circuit 1 using a resistive voltage dividing system together with a comparison circuit. D
-A conversion circuit 1 includes a total of nine resistors 11a to 11 between a positive constant voltage V application point and a ground potential point.
i are connected in series, and only one of them is connected between the series connection point of each of these resistors 11a to 11i and the analog voltage output point 12 in response to the n-bit digital signal sent from the control circuit 2. It is constructed by connecting switches 13a to 13h that are closed. Further, the comparison circuit 3 compares the analog input voltage to be converted V AIN with the reference analog voltage V AR obtained at the analog voltage output point 12 of the D-A conversion circuit 1.
The switch 14 includes a capacitor 15, an inverting circuit 16, and a switch 17 for short-circuiting the input and output terminals of the inverting circuit 16.
第2図に示すような回路構成において、いま一
つの基準アナログ電圧VARと被変換アナログ入力
電圧VAINとの比較を行なう場合には、まずスイ
ツチ14でD−A変換回路1からの基準アナログ
電圧VARを選択するとともにスイツチ17を投入
する。スイツチ17を投入することによつて、反
転回路16の入力側電位すなわちコンデンサ15
の一方端子電位はこの反転回路16の反転しきい
電位VTHに設定され、またこのときコンデンサ1
5の他方端子電位は上記基準アナログ電圧VARに
設定される。そしてこのときにVAR>VTHであれ
ば上記コンデンサ15の両端子の電位関係は第3
図aに示すようになる。次にスイツチ14を切り
替えるとともにスイツチ17を遮断する。この状
態でコンデンサ15の一方端子に与えられる被変
換アナログ入力電圧VAINが上記基準アナログ電
圧VARよりも低い場合、コンデンサ15の両端子
電位は第3図bに示すように第3図aの場合より
も低い側に平行移動してコンデンサ15の反転回
路側端子電位が上記反転しきい電位VTHよりも低
下し、反転回路16の出力は高レベルとなる。一
方、被変換アナログ入力電圧VAINが基準アナロ
グ電圧VARよりも高い場合、コンデンサ15の両
端子電位は第3図cに示すように第3図aの場合
よりも高い側に平行移動してコンデンサ15の反
転回路側端子電位が上記反転しきい電位VTHより
も上昇し、反転回路16の出力は低レベルとな
る。以下上記同様にD−A変換回路1からの異な
る基準アナログ電圧VARと被変換アナログ入力電
圧VAINとを比較回路3で順次比較し、反転回路
16の出力信号が高レベルから低レベルあるいは
低レベルから高レベルに反転したときの前記制御
回路2における設定デイジタル信号が変換デイジ
タル信号DDとして出力されるものである。 In the circuit configuration as shown in FIG . Select the voltage VAR and turn on the switch 17. By turning on the switch 17, the input side potential of the inverting circuit 16, that is, the capacitor 15
The potential of one terminal of is set to the inversion threshold potential V TH of this inversion circuit 16, and at this time, the potential of one terminal of capacitor 1
The other terminal potential of 5 is set to the reference analog voltage V AR . If V AR > V TH at this time, the potential relationship between both terminals of the capacitor 15 is the third
The result is as shown in Figure a. Next, the switch 14 is turned on and the switch 17 is turned off. In this state, if the converted analog input voltage V AIN applied to one terminal of the capacitor 15 is lower than the reference analog voltage V AR , the potential at both terminals of the capacitor 15 will be as shown in FIG. 3 a as shown in FIG. 3 b. The potential of the inverting circuit side terminal of the capacitor 15 falls below the inverting threshold potential V TH by parallel movement to the lower side than in the case of the inverting circuit 16, and the output of the inverting circuit 16 becomes a high level. On the other hand, when the analog input voltage to be converted V AIN is higher than the reference analog voltage V AR , the potential at both terminals of the capacitor 15 is shifted in parallel to the higher side as shown in FIG. 3 c than in the case of FIG. 3 a. The potential of the inverting circuit side terminal of the capacitor 15 rises above the inverting threshold potential V TH and the output of the inverting circuit 16 becomes low level. Thereafter, similarly to the above, different reference analog voltages V AR from the D-A converter circuit 1 and the analog input voltage to be converted V AIN are sequentially compared in the comparator circuit 3, and the output signal of the inverting circuit 16 changes from high level to low level or low level. The setting digital signal in the control circuit 2 when the level is inverted from the high level is output as the converted digital signal DD.
上記従来の抵抗分圧方式のD−A変換回路1
は、各抵抗11a〜11iの比によつて比較の基
準となる基準アナログ電圧VARを発生するわけで
あり、抵抗11a〜11iの各精度がデイジタル
−アナログ変換の精度に影響する。ところが、こ
のような回路を集積化する場合には、製造プロセ
スの条件、マスクのずれ等によつて抵抗11a〜
11iにはある程度のばらつきが生じ、この結
果、デイジタル信号に対して基準アナログ電圧が
直線的に変化せず、従来では高精度にデイジタル
−アナログ変換が行なえないという欠点がある。 The above-mentioned conventional resistor voltage division type D-A converter circuit 1
The reference analog voltage V AR , which is a reference for comparison, is generated by the ratio of the resistors 11a to 11i, and the precision of each of the resistors 11a to 11i affects the precision of digital-to-analog conversion. However, when integrating such circuits, the resistors 11a to 11a may vary depending on manufacturing process conditions, mask misalignment, etc.
11i has a certain degree of variation, and as a result, the reference analog voltage does not change linearly with respect to the digital signal, and conventional methods have the disadvantage that highly accurate digital-to-analog conversion cannot be performed.
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高精度に変換が可能
なデイジタル−アナログ変換回路を提供するとに
ある。 The present invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a digital-to-analog conversion circuit that can perform conversion with high precision.
以下図面を参照してこの発明の一実施例を説明
する。第4図はこの発明に係るデイジタル−アナ
ログ変換回路を、従来と同様にアナログ−デイジ
タル変換回路に実施した場合の前記第2図に対応
する回路構成図である。図において21はこの発
明に係るデイジタル−アナログ変換回路(D−A
変換回路)であり、また41は比較回路である。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a circuit configuration diagram corresponding to FIG. 2 when the digital-to-analog conversion circuit according to the present invention is implemented in an analog-to-digital conversion circuit in the same manner as in the prior art. In the figure, 21 is a digital-to-analog conversion circuit (D-A) according to the present invention.
41 is a comparison circuit.
D−A変換回路21は、正極性の一定電圧V印
加点と接地電位点との間に直列接続され、一定電
圧Vを分圧する合計9個の抵抗22a〜22i、
これら抵抗22a〜22iの各直列接続点23a
〜23hそれぞれと第1の基準アナログ電圧VAR
1出力点24との間に接続される合計8個のMOS
トランジスタ25a〜25h、上記各直列接続点
23a〜23hそれぞれと第2の基準アナログ電
圧VAR2出力点26との間に接続される合計8個
のMOSトランジスタ27a〜27h、上記第1
の基準アナログ電圧出力点24と回路点28との
間に接続されるMOSトランジスタ29、上記第
2の基準アナログ電圧出力点26と回路点30と
の間に接続されるMOSトランジスタ31、上記
二つの抵抗22a,22bの直列接続点23aと
回路点28との間に接続されるMOSトランジス
タ32、上記二つの抵抗22h,22iの直列接
続点23hと上記回路点30との間に接続される
MOSトランジスタ33、上記回路点28と回路
点34との間に接続されるコンデンサ35、上記
回路点30と上記回路点34との間に接続され、
上記コンデンサ35と等しい容量を持つコンデン
サ36から構成されている。 The D-A conversion circuit 21 includes a total of nine resistors 22a to 22i, which are connected in series between a positive constant voltage V application point and a ground potential point, and divide the constant voltage V.
Each series connection point 23a of these resistors 22a to 22i
~23h each and the first reference analog voltage V AR
Total of 8 MOS connected between 1 output point 24
A total of eight MOS transistors 27a to 27h connected between the transistors 25a to 25h, each of the series connection points 23a to 23h and the second reference analog voltage V AR2 output point 26, and the first
a MOS transistor 29 connected between the reference analog voltage output point 24 and the circuit point 28; a MOS transistor 31 connected between the second reference analog voltage output point 26 and the circuit point 30; A MOS transistor 32 is connected between the series connection point 23a of the resistors 22a and 22b and the circuit point 28, and a MOS transistor 32 is connected between the series connection point 23h of the two resistors 22h and 22i and the circuit point 30.
a MOS transistor 33; a capacitor 35 connected between the circuit point 28 and the circuit point 34; a capacitor 35 connected between the circuit point 30 and the circuit point 34;
It is composed of a capacitor 36 having the same capacity as the capacitor 35 described above.
上記各8個のMOSトランジスタ25a〜25
hおよび27a〜27hは、前記制御回路2から
送られてくる3ビツトのデイジタル信号に応じて
そのうちの各1個がスイツチ制御されるようにな
つていて、スイツチ制御される組み合せはMOS
トランジスタ25aと27h、25bと27g、
25cと27f、25dと27e、25eと27
d、25fと27c、25gと27b、25hと
27a、の8通りある。そして上記MOSトラン
ジスタ25a,27hの組み合せでスイツチ制御
される場合、第1の基準アナログ電圧出力点24
には基準アナログ電圧VAR1として、前記二つの
抵抗22a,22bの直列接続点23aの電圧で
ある最大の基準アナログ電圧VFが、第2の基準
アナログ電圧出力点26には基準アナログ電圧V
AR2として、前記二つの抵抗22h,22iの直
列接続点23hの電圧である最小の基準アナログ
電圧VZがそれぞれ出力されるようになつてい
る。また上記MOSトランジスタ25hと27a
の組み合せでスイツチ制御される場合、上記とは
逆に、第1の基準アナログ電圧出力点24には最
小の基準アナログ電圧VZが、第2の基準アナロ
グ電圧出力点26には最大の基準アナログ電圧V
Fがそれぞれ出力されるようになつている。 Each of the above eight MOS transistors 25a to 25
h and 27a to 27h, each one of which is switch-controlled in response to a 3-bit digital signal sent from the control circuit 2, and the switch-controlled combination is MOS.
Transistors 25a and 27h, 25b and 27g,
25c and 27f, 25d and 27e, 25e and 27
There are eight options: d, 25f and 27c, 25g and 27b, and 25h and 27a. When the switch is controlled by a combination of the MOS transistors 25a and 27h, the first reference analog voltage output point 24
The maximum reference analog voltage V F , which is the voltage at the series connection point 23a of the two resistors 22a and 22b, is used as the reference analog voltage V AR1 , and the reference analog voltage V F is used as the reference analog voltage V AR1 at the second reference analog voltage output point 26.
The minimum reference analog voltage VZ , which is the voltage at the series connection point 23h of the two resistors 22h and 22i, is output as AR2 . In addition, the above MOS transistors 25h and 27a
When the switch is controlled by a combination of Voltage V
F is now output respectively.
また、上記二つのMOSトランジスタ32,3
3は前記制御回路2からの制御信号Cによつてス
イツチ制御されるようになつているとともに、二
つのMOSトランジスタ29,31はこの制御信
号Cを反転するインバータ37の出力信号によ
つてスイツチ制御されるようになつている。 In addition, the two MOS transistors 32, 3
3 is switch-controlled by the control signal C from the control circuit 2, and the two MOS transistors 29 and 31 are switch-controlled by the output signal of an inverter 37 that inverts the control signal C. It is becoming more and more common.
比較回路41は、前記切替スイツチ14として
の機能を持つ二つのMOSトランジスタ42,4
3、前記二つのコンデンサ35,36それぞれの
倍の容量を持つコンデンサ44、反転回路45お
よびこの反転回路45の入出力端間を短絡する前
記スイツチ17としての機能を持つMOSトラン
ジスタ46から構成されていて、コンデンサ44
と反転回路45との接続点は前記D−A変換回路
21内の回路点34に接続されている。そして上
記二つのMOSトランジスタ43,46は前記制
御信号Cによつてスイツチ制御され、MOSトラ
ンジスタ42はその反転信号によつてスイツチ
制御されるようになつている。 The comparison circuit 41 includes two MOS transistors 42 and 4 that function as the changeover switch 14.
3. It is composed of a capacitor 44 having a capacity twice that of the two capacitors 35 and 36, an inverting circuit 45, and a MOS transistor 46 which functions as the switch 17 to short-circuit the input and output terminals of the inverting circuit 45. So, capacitor 44
The connection point between the inverting circuit 45 and the inverting circuit 45 is connected to the circuit point 34 in the DA conversion circuit 21. The two MOS transistors 43 and 46 are switch-controlled by the control signal C, and the MOS transistor 42 is switch-controlled by the inverted signal thereof.
なお、上記すべてのMOSトランジスタはたと
えばNチヤネルのものであり、各ゲートに高レベ
ル信号が印加されるとスイツチしてオンするよう
になつている。 It should be noted that all of the above-mentioned MOS transistors are, for example, N-channel transistors, and are switched on when a high level signal is applied to each gate.
次に上記のように構成された回路の作用を説明
する。まず制御回路2からのデイジタル信号によ
つて、D−A変換回路21内のMOSトランジス
タ25b,27gがスイツチ制御されて、ともに
オンしたとする。このとき、第1の基準アナログ
電圧VAR1として二つの抵抗22b,22cの直
列接続点23bの電圧が、第2の基準アナログ電
圧VAR2として二つの抵抗22g,22hの直列
接続点23gの電圧がそれぞれ選択される。 Next, the operation of the circuit configured as described above will be explained. First, it is assumed that the MOS transistors 25b and 27g in the DA conversion circuit 21 are switch-controlled by a digital signal from the control circuit 2, and both are turned on. At this time, the voltage at the series connection point 23b of the two resistors 22b and 22c is the first reference analog voltage V AR1 , and the voltage at the series connection point 23g of the two resistors 22g and 22h is the second reference analog voltage V AR2 . Each is selected.
この状態で制御信号Cが高レベルに立上る。信
号Cが高レベルに立上ると、比較回路41内の
MOSトランジスタ43,46がともにスイツチ
してオンする。すると比較回路41内のコンデン
サ44の一方端子電位すなわちMOSトランジス
タ42,43とコンデンサ44との共通接続点で
ある回路点47の電位は基準アナログ電圧VAR1
に設定され、またコンデンサ44の他方端子電位
すなわち回路点34の電位は反転回路45の反転
しきい電位VTHに設定される。また上記信号Cが
高レベルに立上ると、D−A変換回路21内の
MOSトランジスタ32,33もそれぞれスイツ
チしてオンするため、D−A変換回路21内のコ
ンデンサ35の一方端子電位すなわち回路点28
の電位は最大の基準アナログ電圧VFに、コンデ
ンサ36の一方端子電位すなわち回路点30の電
位は最小の基準アナログ電圧VZにそれぞれ設定
される。なお、上記両コンデンサ35,36の各
他方端子は回路点34に共通接続されているため
に、各他方端子電位は前記コンデンサ44の場合
と同様に反転回路45の反転しきい電位VTHに設
定される。 In this state, control signal C rises to a high level. When the signal C rises to high level, the comparator circuit 41
Both MOS transistors 43 and 46 are switched on. Then, the potential of one terminal of the capacitor 44 in the comparator circuit 41, that is, the potential of the circuit point 47, which is the common connection point of the MOS transistors 42, 43 and the capacitor 44, becomes the reference analog voltage V AR1.
The other terminal potential of the capacitor 44, that is, the potential at the circuit point 34, is set to the inversion threshold potential VTH of the inversion circuit 45. Further, when the signal C rises to a high level, the signal inside the D-A converter circuit 21
Since the MOS transistors 32 and 33 are also switched on and turned on, one terminal potential of the capacitor 35 in the D-A converter circuit 21, that is, the circuit point 28
The potential of the capacitor 36 is set to the maximum reference analog voltage V F , and the potential of one terminal of the capacitor 36 , that is, the potential of the circuit point 30 is set to the minimum reference analog voltage V Z . Note that since the other terminals of both the capacitors 35 and 36 are commonly connected to the circuit point 34, the potential of each other terminal is set to the inversion threshold potential V TH of the inversion circuit 45, as in the case of the capacitor 44. be done.
次に制御信号Cが低レベルに立下る。するとそ
の反転信号が高レベルに立上り、比較回路41
内のMOSトランジスタ42、D−A変換回路2
1内のMOSトランジスタ29,31がそれぞれ
スイツチしてオンする。上記MOSトランジスタ
42がオンすることによつていままでコンデンサ
44の一方端子の接続されている回路点47には
基準アナログ電圧VAR1の代りに被変換アナログ
入力電圧VAINが与えられる。したがつてこの
後、このコンデンサ44の他方端子が接続されて
いる回路点34の電位は、上記基準アナログ電圧
VAR1と被変換アナログ入力電圧VAINとの差に応
じて上昇あるいは下降するわけであるが、回路点
34には他に二つのコンデンサ35,36が接続
されているために回路点34の電位は三つの回路
点47,28,30における電位変化の平均値に
移行することになる。 Next, control signal C falls to a low level. Then, the inverted signal rises to a high level, and the comparator circuit 41
MOS transistor 42 inside, D-A conversion circuit 2
The MOS transistors 29 and 31 in MOS transistor 1 are respectively switched on and turned on. When the MOS transistor 42 is turned on, the converted analog input voltage V AIN is applied to the circuit point 47 to which one terminal of the capacitor 44 is connected instead of the reference analog voltage V AR1 . Therefore, after this, the potential at the circuit point 34 to which the other terminal of the capacitor 44 is connected increases or decreases depending on the difference between the reference analog voltage V AR1 and the analog input voltage to be converted V AIN . However, since two other capacitors 35 and 36 are connected to circuit point 34, the potential at circuit point 34 shifts to the average value of the potential changes at three circuit points 47, 28, and 30. .
ここで信号が高レベルのとき、MOSトラン
ジスタ29,31がスイツチしてともにオンする
ため、いままで最大の基準アナログ電圧VFが与
えられていた回路点28には基準アナログ電圧V
AR1が、同じくいままで最小の基準アナログ電圧
VZが与えられていた回路点30には基準アナロ
グ電圧VAR2がそれぞれ与えられる。したがつ
て、いまコンデンサ44の容量をC1、コンデン
サ35の容量をC2、コンデンサ36の容量をC3
とすると、制御信号が高レベルに立上つた後の
回路点34の電位V1は次式で表わされる。 Here, when the signal is at a high level, the MOS transistors 29 and 31 are switched on and both turn on, so that the reference analog voltage V
A reference analog voltage V AR2 is applied to AR1 and a circuit point 30 to which the minimum reference analog voltage V Z has been applied up to now. Therefore, now the capacitance of the capacitor 44 is C 1 , the capacitance of the capacitor 35 is C 2 , and the capacitance of the capacitor 36 is C 3
Then, the potential V 1 at the circuit point 34 after the control signal rises to a high level is expressed by the following equation.
V1=VTH+C1(VAIN−VAR1)/C1+C2+
C3
+C3(VAR2−VZ)−C2(VF−VA
R1)/C1+C2+C3………
(1)
次に上記(1)式にC2=C3=1/2C1を代入すると次の
(2)式が得られる。V 1 =V TH +C 1 (V AIN −V AR1 )/C 1 +C 2 +
C 3 +C 3 (V AR2 - V Z ) - C 2 (V F - V A
R1 )/C 1 +C 2 +C 3 (1) Next, by substituting C 2 =C 3 =1/2C 1 into the above equation (1), the following equation (2) is obtained.
ただし
V′AR1=VAR1−(VAR2−VZ)−(VF−VAR
1)/2………(3)
上記第(3)式中における各電位は第5図に示す特
性図の通りである。すなわち、第5図は横軸に制
御回路2から送られてくる3ビツトのデイジタル
信号を、縦軸には各デイジタル信号に対する基準
アナログ電圧VAR1(VAR2)をそれぞれとつたも
のである。いまVAR1が図示する電圧であるとす
ると、他方のVAR2は最小の基準アナログ電圧VZ
に対応したデイジタル信号から、上記基準アナロ
グ電圧VAR1を第1の基準アナログ電圧出力点2
4に出力するときのデイジタル信号と最大の基準
アナログ電圧VFに対応したデイジタル信号との
差に等しい分Xだけずれたデイジタル信号に対応
した電圧となる。また第(3)式の意味するところ
は、基準アナログ電圧VAR1と最大の基準アナロ
グ電圧VFとの差電圧(VF−VAR1)を得、また
VAR2(=VAR2−VZ)を得、さらに上記(VF−
VAR1)と(VAR2−VZ)との差電圧を得てこれ
を二等分し、この二等分された電圧によつて基準
アナログ電圧VAR1を補正することである。 However, V' AR1 = V AR1 - (V AR2 - V Z ) - (V F - V AR
1 )/2......(3) Each potential in the above equation (3) is as shown in the characteristic diagram shown in FIG. That is, in FIG. 5, the horizontal axis represents the 3-bit digital signal sent from the control circuit 2, and the vertical axis represents the reference analog voltage V AR1 (V AR2 ) for each digital signal. Now, assuming that V AR1 is the voltage shown in the figure, the other V AR2 is the minimum reference analog voltage V Z
The reference analog voltage V AR1 is output from the digital signal corresponding to the first reference analog voltage output point 2.
The voltage corresponds to a digital signal that is shifted by an amount X equal to the difference between the digital signal outputted to V.sub.4 and the digital signal corresponding to the maximum reference analog voltage V.sub.F. Also, what is meant by equation (3) is that the difference voltage (V F - V AR1 ) between the reference analog voltage V AR1 and the maximum reference analog voltage V F is obtained, and V AR2 (= V AR2 - V Z ) is obtained. obtained, and furthermore, the above (V F −
The purpose of this method is to obtain a voltage difference between V AR1 ) and (V AR2 - V Z ), divide it into two equal parts, and correct the reference analog voltage V AR1 using the two equal parts.
いま仮に第5図においてデイジタル信号に対し
て基準アナログ電圧VAR1が直線的に変化すれ
ば、第(3)式右辺の第2項目の{(VAR2−V2)−(V
F−VAR1)}/2は零となりVAR1に対して補正は
行なわれない。ところがデイジタル信号に対して
VAR1が直線的に変化しなければ必ず補正が行な
われる。上記VAR1に対する補正はD−A変換回
路21から出力されるすべてのVAR1に対して行
なわれるために、第5図に示すVAR1の変化はよ
り直線に近づくように補正される。この結果、D
−A変換回路21では高精度にD−A変換を行な
うことが可能である。 Now , if the reference analog voltage V AR1 changes linearly with respect to the digital signal in FIG .
F −V AR1 )}/2 becomes zero, and no correction is made to V AR1 . However, if V AR1 does not change linearly with respect to the digital signal, correction must be performed. Since the correction for V AR1 is performed for all V AR1 output from the DA conversion circuit 21, the change in V AR1 shown in FIG. 5 is corrected so that it approaches a straight line. As a result, D
-A conversion circuit 21 can perform DA conversion with high accuracy.
第6図a〜cはこの発明に係るデイジタル−ア
ナログ変換回路における補正例を示す特性図であ
り、それぞれ横軸には制御回路2からのデイジタ
ル信号を、縦軸には各デイジタル信号に対応する
基準アナログ電圧VAR1をとつたものであり、実
線は補正前のものを示し、また破線は補正後のも
のを示している。第6図a〜cから明らかなよう
にVAR1の直線性が改善されていることがわか
る。 6a to 6c are characteristic diagrams showing examples of correction in the digital-to-analog conversion circuit according to the present invention, in which the horizontal axis corresponds to the digital signal from the control circuit 2, and the vertical axis corresponds to each digital signal. The reference analog voltage V AR1 is taken, and the solid line shows the voltage before correction, and the broken line shows the voltage after correction. As is clear from FIGS. 6a to 6c, it can be seen that the linearity of V AR1 has been improved.
このように上記実施例によれば、デイジタル信
号に対する基準アナログ電圧の直線性を改善する
ようにしたので、抵抗22a〜22iにばらつき
があつても高精度にデイジタル−アナログ変換す
ることができる。 In this manner, according to the above embodiment, the linearity of the reference analog voltage with respect to the digital signal is improved, so that even if there are variations in the resistors 22a to 22i, digital-to-analog conversion can be performed with high precision.
なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例では制御回路2から
送られるデイジタル信号のビツト数が3ビツトで
あり、さらにD−A変換回路21において直列接
続された抵抗が22a〜22iの9個である場合
について説明したが、これは必要とする分解能に
応じて増減することができる。 Note that the present invention is not limited to the above embodiment; for example, in the above embodiment, the number of bits of the digital signal sent from the control circuit 2 is 3 bits, and the number of bits of the digital signal sent from the control circuit 2 is 3 bits. Although a case has been described in which there are nine numbers 22a to 22i, this number can be increased or decreased depending on the required resolution.
以上説明したようにこの発明によれば、高電位
印加点と低電位印加点との間に直列接続された
(n+1)個の抵抗からなり、これら各抵抗の直
列接続点からn通りの電圧を発生する抵抗直列回
路と、入力デイジタル信号に基づき上記抵抗直列
回路において高電位印加点からみてi番目と(i
+1)番目(ただしi=1、2、…n)の抵抗の
直列接続点で発生された電圧を選択しこれを第1
のアナログ電圧として出力する第1の選択手段
と、上記第1のアナログ電圧と上記抵抗直列回路
において高電位印加点からみて1番目と2番目の
抵抗の直列接続点で発生された電圧との差電圧を
得る第1の差電圧発生手段と、入力デイジタル信
号に基づき上記抵抗直列回路において低電位印加
点からみてi番目と(i+1)番目の抵抗の直列
接続点で発生された電圧を選択しこれを第2のア
ナログ電圧として出力する第2の選択手段と、上
記第2のアナログ電圧と上記抵抗直列回路におい
て低電位印加点からみて1番目と2番目の抵抗の
直列接続点で発生された電圧との差電圧を得る第
2の差電圧発生手段と、上記第1、第2の差電圧
発生手段で得られた両差電圧の差を二等分する電
圧等分手段と、上記第1のアナログ電圧を上記電
圧等分手段で等分された電圧で補正する電圧補正
手段とを具備し、第1のアナログ電圧の直線性を
改善するようにしたので、高精度にデイジタル−
アナログ変換が行なえるデイジタル−アナログ変
換回路を提供することができる。 As explained above, according to the present invention, there are (n+1) resistors connected in series between a high potential application point and a low potential application point, and n different voltages are applied from the series connection point of each of these resistors. Based on the generated resistor series circuit and the input digital signal, the i-th and (i
Select the voltage generated at the series connection point of +1)th (i = 1, 2,...n) resistors and apply it to the first
a first selection means outputting as an analog voltage; and a difference between the first analog voltage and the voltage generated at the series connection point of the first and second resistors in the resistor series circuit when viewed from the high potential application point. A first differential voltage generation means for obtaining a voltage, and a voltage generated at the series connection point of the i-th and (i+1)-th resistors as viewed from the low potential application point in the resistor series circuit in the resistor series circuit based on the input digital signal is selected; a second selection means for outputting the second analog voltage as a second analog voltage; and a voltage generated at the series connection point of the first and second resistors when viewed from the low potential application point in the second analog voltage and the resistor series circuit. a second differential voltage generating means for obtaining a differential voltage between the first and second differential voltage generating means; a voltage equal dividing means for dividing into two equal parts the difference between the two differential voltages obtained by the first and second differential voltage generating means; Since the linearity of the first analog voltage is improved by comprising voltage correction means for correcting the analog voltage by the voltage equally divided by the voltage equalization means, the linearity of the first analog voltage is improved.
A digital-to-analog conversion circuit that can perform analog conversion can be provided.
第1図はアナログ−デイジタル変換回路のブロ
ツク構成図、第2図は抵抗分圧方式の従来のデイ
ジタル−アナログ変換回路の回路構成図、第3図
a〜cは上記アナログ−デイジタル変換回路の動
作を説明するための電位状態図、第4図はこの発
明の一実施例の回路構成図、第5図はその作用を
説明するための特性図、第6図a〜cはこの発明
に係るデイジタル−アナログ変換回路における補
正例を示す特性図である。
1……D−A変換回路(デイジタル−アナログ
変換回路)、2……制御回路、3……比較回路、
21……D−A変換回路、22……抵抗、24…
…第1の基準アナログ電圧出力点、25,27…
…MOSトランジスタ、26……第2の基準アナ
ログ電圧出力点、28,30,34,47……回
路点、29,31,32,33……MOSトラン
ジスタ、35,36……コンデンサ、37……イ
ンバータ、41……比較回路、42,43,46
……MOSトランジスタ、44……コンデンサ、
45……反転回路。
Fig. 1 is a block diagram of an analog-to-digital conversion circuit, Fig. 2 is a circuit diagram of a conventional digital-to-analog conversion circuit using a resistance voltage division method, and Figs. 3 a to c show the operation of the analog-to-digital conversion circuit. 4 is a circuit configuration diagram of an embodiment of the present invention, FIG. 5 is a characteristic diagram for explaining its operation, and FIGS. 6 a to 6 c are digital diagrams according to the present invention. - It is a characteristic diagram showing an example of correction in an analog conversion circuit. 1...D-A conversion circuit (digital-analog conversion circuit), 2...Control circuit, 3...Comparison circuit,
21...D-A conversion circuit, 22...Resistor, 24...
...First reference analog voltage output point, 25, 27...
... MOS transistor, 26... Second reference analog voltage output point, 28, 30, 34, 47... Circuit point, 29, 31, 32, 33... MOS transistor, 35, 36... Capacitor, 37... Inverter, 41... Comparison circuit, 42, 43, 46
...MOS transistor, 44...capacitor,
45...Inversion circuit.
Claims (1)
続された(n+1)個の抵抗からなり、これら各
抵抗の直列接続点からn通りの電圧を発生する抵
抗直列回路と、 入力デイジタル信号に基づき上記抵抗直列回路
において高電位印加点からみてi番目と(i+
1)番目(ただしi=1、2、…n)の抵抗の直
列接続点で発生された電圧を選択しこれを第1の
アナログ電圧として出力する第1の選択手段と、 上記第1のアナログ電圧と上記抵抗直列回路に
おいて高電位印加点からみて1番目と2番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第1の差電圧発生手段と、 入力デイジタル信号に基づき上記抵抗直列回路
において低電位印加点からみてi番目と(i+
1)番目の抵抗の直列接続点で発生された電圧を
選択しこれを第2のアナログ電圧として出力する
第2の選択手段と、 上記第2のアナログ電圧と上記抵抗直列回路に
おいて低電位印加点からみて1番目と2番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第2の差電圧発生手段と、 上記第1、第2の差電圧発生手段で得られた両
差電圧の差を二等分する電圧等分手段と、 上記第1のアナログ電圧を上記電圧等分手段で
等分された電圧で補正する電圧補正手段と を具備したことをデイジタル−アナログ変換回
路。[Claims] 1. A resistor series consisting of (n+1) resistors connected in series between a high potential application point and a low potential application point, and generating n voltages from the series connection point of each of these resistors. Based on the input digital signal, the i-th and (i+
1) a first selection means for selecting the voltage generated at the series connection point of the th (i=1, 2,...n) resistors and outputting it as a first analog voltage; a first differential voltage generating means for obtaining the differential voltage between the voltage and the voltage generated at the series connection point of the first and second resistors viewed from the high potential application point in the resistor series circuit; In a resistor series circuit, the i-th and (i+
1) a second selection means for selecting the voltage generated at the series connection point of the second resistor and outputting it as a second analog voltage; and a low potential application point between the second analog voltage and the resistor series circuit. a second differential voltage generating means for obtaining a differential voltage between the voltage generated at the series connection point of the first and second resistors when viewed from the above; A digital-to-analog conversion circuit comprising: voltage equalization means for dividing a voltage difference into two; and voltage correction means for correcting the first analog voltage with the voltage equally divided by the voltage equalization means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57202124A JPS57202124A (en) | 1982-12-10 |
JPS6258571B2 true JPS6258571B2 (en) | 1987-12-07 |
Family
ID=13920575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8764081A Granted JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
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Country | Link |
---|---|
JP (1) | JPS57202124A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0395880U (en) * | 1990-01-16 | 1991-09-30 | ||
JPH04338481A (en) * | 1991-05-14 | 1992-11-25 | Micro Device:Kk | Suction type electric hair clippers |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3333067A1 (en) * | 1983-09-14 | 1985-03-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | CIRCUIT ARRANGEMENT FOR CONVERTING A DIGITAL INPUT SIGNAL TO ANALOGUE OUTPUT SIGNAL |
US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
FR2607644B1 (en) * | 1986-12-02 | 1989-02-10 | Efcis | DIGITAL-TO-ANALOG CONVERTER FOR VIDEO IMAGE GENERATION CIRCUIT |
JP2016054443A (en) * | 2014-09-04 | 2016-04-14 | 株式会社東海理化電機製作所 | Analog-to-digital converter |
Citations (1)
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---|---|---|---|---|
JPS5027346A (en) * | 1973-04-11 | 1975-03-20 |
-
1981
- 1981-06-08 JP JP8764081A patent/JPS57202124A/en active Granted
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Also Published As
Publication number | Publication date |
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JPS57202124A (en) | 1982-12-10 |
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