JPS6258571B2 - - Google Patents
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- JPS6258571B2 JPS6258571B2 JP56087640A JP8764081A JPS6258571B2 JP S6258571 B2 JPS6258571 B2 JP S6258571B2 JP 56087640 A JP56087640 A JP 56087640A JP 8764081 A JP8764081 A JP 8764081A JP S6258571 B2 JPS6258571 B2 JP S6258571B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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Description
【発明の詳細な説明】
この発明は抵抗分圧方式によるデイジタル−ア
ナログ変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital-to-analog conversion circuit using a resistance voltage division method.
第１図はデイジタル−アナログ変換回路を用い
たアナログ−デイジタル変換回路のブロツク構成
図である。図において１はデイジタル−アナログ
変換回路（以下Ｄ−Ａ変換回路と略称する）であ
り、この回路１は制御回路２から送られてくるｎ
ビツトのデイジタル信号に対応した一つの基準ア
ナログ電圧ＶARを発生する。上記Ｄ−Ａ変換回路
１で発生した基準アナログ電圧ＶARは被変換アナ
ログ入力電圧ＶAINとともに比較回路３に送ら
れ、ここで上記制御回路２の制御の下に両電圧の
大小が比較される。そしてこの比較回路３におけ
る比較結果は上記制御回路２に送られる。制御回
路２は、比較回路３からの比較結果に応じて、Ｄ
−Ａ変換回路１に送るデイジタル信号の設定を変
えるかあるいはいままでＤ−Ａ変換回路１に送つ
ていたデイジタル信号と等しい信号を、被変換ア
ナログ入力電圧ＶAINに対する変換デイジタル信
号DDとして出力する。 FIG. 1 is a block diagram of an analog-to-digital conversion circuit using a digital-to-analog conversion circuit. In the figure, 1 is a digital-to-analog conversion circuit (hereinafter abbreviated as a DA conversion circuit), and this circuit 1 receives the n signal sent from the control circuit 2.
One reference analog voltage V AR corresponding to the bit digital signal is generated. The reference analog voltage V AR generated in the D-A conversion circuit 1 is sent to the comparator circuit 3 together with the analog input voltage to be converted V AIN , where the magnitude of both voltages is compared under the control of the control circuit 2. . The comparison result in this comparison circuit 3 is sent to the control circuit 2. The control circuit 2 controls D according to the comparison result from the comparison circuit 3.
- Change the setting of the digital signal sent to the A-to-A converter circuit 1, or output a signal equal to the digital signal that has been sent to the D-A converter circuit 1 as the converted digital signal DD for the analog input voltage V AIN to be converted. .
第２図は上記Ｄ−Ａ変換回路１として抵抗分圧
方式のものを用いた場合の、その従来の具体的な
構成を比較回路とあわせて示したものである。Ｄ
−Ａ変換回路１は、正極性の一定電圧Ｖ印加点と
接地電位点との間に合計９個の抵抗１１ａ〜１１
ｉを直列接続し、これら各抵抗１１ａ〜１１ｉの
各直列接続点とアナログ電圧出力点１２との間
に、前記制御回路２から送られるｎビツトのデイ
ジタル信号に対応してそのうちの一つだけが閉成
されるスイツチ１３ａ〜１３ｈを接続して構成さ
れている。また比較回路３は、被変換アナログ入
力電圧ＶAINと上記Ｄ−Ａ変換回路１のアナログ
電圧出力点１２で得られる基準アナログ電圧ＶAR
とのうちのいずれか一方を選択する切替スイツチ
１４と、コンデンサ１５、反転回路１６およびこ
の反転回路１６の入出力端間を短絡するためのス
イツチ１７とから構成されている。 FIG. 2 shows a specific conventional configuration of the D-A converter circuit 1 using a resistive voltage dividing system together with a comparison circuit. D
-A conversion circuit 1 includes a total of nine resistors 11a to 11 between a positive constant voltage V application point and a ground potential point.
i are connected in series, and only one of them is connected between the series connection point of each of these resistors 11a to 11i and the analog voltage output point 12 in response to the n-bit digital signal sent from the control circuit 2. It is constructed by connecting switches 13a to 13h that are closed. Further, the comparison circuit 3 compares the analog input voltage to be converted V AIN with the reference analog voltage V AR obtained at the analog voltage output point 12 of the D-A conversion circuit 1.
The switch 14 includes a capacitor 15, an inverting circuit 16, and a switch 17 for short-circuiting the input and output terminals of the inverting circuit 16.
第２図に示すような回路構成において、いま一
つの基準アナログ電圧ＶARと被変換アナログ入力
電圧ＶAINとの比較を行なう場合には、まずスイ
ツチ１４でＤ−Ａ変換回路１からの基準アナログ
電圧ＶARを選択するとともにスイツチ１７を投入
する。スイツチ１７を投入することによつて、反
転回路１６の入力側電位すなわちコンデンサ１５
の一方端子電位はこの反転回路１６の反転しきい
電位ＶTHに設定され、またこのときコンデンサ１
５の他方端子電位は上記基準アナログ電圧ＶARに
設定される。そしてこのときにＶAR＞ＶTHであれ
ば上記コンデンサ１５の両端子の電位関係は第３
図ａに示すようになる。次にスイツチ１４を切り
替えるとともにスイツチ１７を遮断する。この状
態でコンデンサ１５の一方端子に与えられる被変
換アナログ入力電圧ＶAINが上記基準アナログ電
圧ＶARよりも低い場合、コンデンサ１５の両端子
電位は第３図ｂに示すように第３図ａの場合より
も低い側に平行移動してコンデンサ１５の反転回
路側端子電位が上記反転しきい電位ＶTHよりも低
下し、反転回路１６の出力は高レベルとなる。一
方、被変換アナログ入力電圧ＶAINが基準アナロ
グ電圧ＶARよりも高い場合、コンデンサ１５の両
端子電位は第３図ｃに示すように第３図ａの場合
よりも高い側に平行移動してコンデンサ１５の反
転回路側端子電位が上記反転しきい電位ＶTHより
も上昇し、反転回路１６の出力は低レベルとな
る。以下上記同様にＤ−Ａ変換回路１からの異な
る基準アナログ電圧ＶARと被変換アナログ入力電
圧ＶAINとを比較回路３で順次比較し、反転回路
１６の出力信号が高レベルから低レベルあるいは
低レベルから高レベルに反転したときの前記制御
回路２における設定デイジタル信号が変換デイジ
タル信号DDとして出力されるものである。 In the circuit configuration as shown in FIG . Select the voltage VAR and turn on the switch 17. By turning on the switch 17, the input side potential of the inverting circuit 16, that is, the capacitor 15
The potential of one terminal of is set to the inversion threshold potential V TH of this inversion circuit 16, and at this time, the potential of one terminal of capacitor 1
The other terminal potential of 5 is set to the reference analog voltage V AR . If V AR > V TH at this time, the potential relationship between both terminals of the capacitor 15 is the third
The result is as shown in Figure a. Next, the switch 14 is turned on and the switch 17 is turned off. In this state, if the converted analog input voltage V AIN applied to one terminal of the capacitor 15 is lower than the reference analog voltage V AR , the potential at both terminals of the capacitor 15 will be as shown in FIG. 3 a as shown in FIG. 3 b. The potential of the inverting circuit side terminal of the capacitor 15 falls below the inverting threshold potential V TH by parallel movement to the lower side than in the case of the inverting circuit 16, and the output of the inverting circuit 16 becomes a high level. On the other hand, when the analog input voltage to be converted V AIN is higher than the reference analog voltage V AR , the potential at both terminals of the capacitor 15 is shifted in parallel to the higher side as shown in FIG. 3 c than in the case of FIG. 3 a. The potential of the inverting circuit side terminal of the capacitor 15 rises above the inverting threshold potential V TH and the output of the inverting circuit 16 becomes low level. Thereafter, similarly to the above, different reference analog voltages V AR from the D-A converter circuit 1 and the analog input voltage to be converted V AIN are sequentially compared in the comparator circuit 3, and the output signal of the inverting circuit 16 changes from high level to low level or low level. The setting digital signal in the control circuit 2 when the level is inverted from the high level is output as the converted digital signal DD.
上記従来の抵抗分圧方式のＤ−Ａ変換回路１
は、各抵抗１１ａ〜１１ｉの比によつて比較の基
準となる基準アナログ電圧ＶARを発生するわけで
あり、抵抗１１ａ〜１１ｉの各精度がデイジタル
−アナログ変換の精度に影響する。ところが、こ
のような回路を集積化する場合には、製造プロセ
スの条件、マスクのずれ等によつて抵抗１１ａ〜
１１ｉにはある程度のばらつきが生じ、この結
果、デイジタル信号に対して基準アナログ電圧が
直線的に変化せず、従来では高精度にデイジタル
−アナログ変換が行なえないという欠点がある。 The above-mentioned conventional resistor voltage division type D-A converter circuit 1
The reference analog voltage V AR , which is a reference for comparison, is generated by the ratio of the resistors 11a to 11i, and the precision of each of the resistors 11a to 11i affects the precision of digital-to-analog conversion. However, when integrating such circuits, the resistors 11a to 11a may vary depending on manufacturing process conditions, mask misalignment, etc.
11i has a certain degree of variation, and as a result, the reference analog voltage does not change linearly with respect to the digital signal, and conventional methods have the disadvantage that highly accurate digital-to-analog conversion cannot be performed.
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、高精度に変換が可能
なデイジタル−アナログ変換回路を提供するとに
ある。 The present invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a digital-to-analog conversion circuit that can perform conversion with high precision.
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るデイジタル−アナ
ログ変換回路を、従来と同様にアナログ−デイジ
タル変換回路に実施した場合の前記第２図に対応
する回路構成図である。図において２１はこの発
明に係るデイジタル−アナログ変換回路（Ｄ−Ａ
変換回路）であり、また４１は比較回路である。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a circuit configuration diagram corresponding to FIG. 2 when the digital-to-analog conversion circuit according to the present invention is implemented in an analog-to-digital conversion circuit in the same manner as in the prior art. In the figure, 21 is a digital-to-analog conversion circuit (D-A) according to the present invention.
41 is a comparison circuit.
Ｄ−Ａ変換回路２１は、正極性の一定電圧Ｖ印
加点と接地電位点との間に直列接続され、一定電
圧Ｖを分圧する合計９個の抵抗２２ａ〜２２ｉ、
これら抵抗２２ａ〜２２ｉの各直列接続点２３ａ
〜２３ｈそれぞれと第１の基準アナログ電圧ＶAR
１出力点２４との間に接続される合計８個のMOS
トランジスタ２５ａ〜２５ｈ、上記各直列接続点
２３ａ〜２３ｈそれぞれと第２の基準アナログ電
圧ＶAR2出力点２６との間に接続される合計８個
のMOSトランジスタ２７ａ〜２７ｈ、上記第１
の基準アナログ電圧出力点２４と回路点２８との
間に接続されるMOSトランジスタ２９、上記第
２の基準アナログ電圧出力点２６と回路点３０と
の間に接続されるMOSトランジスタ３１、上記
二つの抵抗２２ａ，２２ｂの直列接続点２３ａと
回路点２８との間に接続されるMOSトランジス
タ３２、上記二つの抵抗２２ｈ，２２ｉの直列接
続点２３ｈと上記回路点３０との間に接続される
MOSトランジスタ３３、上記回路点２８と回路
点３４との間に接続されるコンデンサ３５、上記
回路点３０と上記回路点３４との間に接続され、
上記コンデンサ３５と等しい容量を持つコンデン
サ３６から構成されている。 The D-A conversion circuit 21 includes a total of nine resistors 22a to 22i, which are connected in series between a positive constant voltage V application point and a ground potential point, and divide the constant voltage V.
Each series connection point 23a of these resistors 22a to 22i
~23h each and the first reference analog voltage V AR
Total of 8 MOS connected between 1 output point 24
A total of eight MOS transistors 27a to 27h connected between the transistors 25a to 25h, each of the series connection points 23a to 23h and the second reference analog voltage V AR2 output point 26, and the first
a MOS transistor 29 connected between the reference analog voltage output point 24 and the circuit point 28; a MOS transistor 31 connected between the second reference analog voltage output point 26 and the circuit point 30; A MOS transistor 32 is connected between the series connection point 23a of the resistors 22a and 22b and the circuit point 28, and a MOS transistor 32 is connected between the series connection point 23h of the two resistors 22h and 22i and the circuit point 30.
a MOS transistor 33; a capacitor 35 connected between the circuit point 28 and the circuit point 34; a capacitor 35 connected between the circuit point 30 and the circuit point 34;
It is composed of a capacitor 36 having the same capacity as the capacitor 35 described above.
上記各８個のMOSトランジスタ２５ａ〜２５
ｈおよび２７ａ〜２７ｈは、前記制御回路２から
送られてくる３ビツトのデイジタル信号に応じて
そのうちの各１個がスイツチ制御されるようにな
つていて、スイツチ制御される組み合せはMOS
トランジスタ２５ａと２７ｈ、２５ｂと２７ｇ、
２５ｃと２７ｆ、２５ｄと２７ｅ、２５ｅと２７
ｄ、２５ｆと２７ｃ、２５ｇと２７ｂ、２５ｈと
２７ａ、の８通りある。そして上記MOSトラン
ジスタ２５ａ，２７ｈの組み合せでスイツチ制御
される場合、第１の基準アナログ電圧出力点２４
には基準アナログ電圧ＶAR1として、前記二つの
抵抗２２ａ，２２ｂの直列接続点２３ａの電圧で
ある最大の基準アナログ電圧ＶFが、第２の基準
アナログ電圧出力点２６には基準アナログ電圧Ｖ
AR2として、前記二つの抵抗２２ｈ，２２ｉの直
列接続点２３ｈの電圧である最小の基準アナログ
電圧ＶZがそれぞれ出力されるようになつてい
る。また上記MOSトランジスタ２５ｈと２７ａ
の組み合せでスイツチ制御される場合、上記とは
逆に、第１の基準アナログ電圧出力点２４には最
小の基準アナログ電圧ＶZが、第２の基準アナロ
グ電圧出力点２６には最大の基準アナログ電圧Ｖ
Fがそれぞれ出力されるようになつている。 Each of the above eight MOS transistors 25a to 25
h and 27a to 27h, each one of which is switch-controlled in response to a 3-bit digital signal sent from the control circuit 2, and the switch-controlled combination is MOS.
Transistors 25a and 27h, 25b and 27g,
25c and 27f, 25d and 27e, 25e and 27
There are eight options: d, 25f and 27c, 25g and 27b, and 25h and 27a. When the switch is controlled by a combination of the MOS transistors 25a and 27h, the first reference analog voltage output point 24
The maximum reference analog voltage V F , which is the voltage at the series connection point 23a of the two resistors 22a and 22b, is used as the reference analog voltage V AR1 , and the reference analog voltage V F is used as the reference analog voltage V AR1 at the second reference analog voltage output point 26.
The minimum reference analog voltage VZ , which is the voltage at the series connection point 23h of the two resistors 22h and 22i, is output as AR2 . In addition, the above MOS transistors 25h and 27a
When the switch is controlled by a combination of Voltage V
F is now output respectively.
また、上記二つのMOSトランジスタ３２，３
３は前記制御回路２からの制御信号Ｃによつてス
イツチ制御されるようになつているとともに、二
つのMOSトランジスタ２９，３１はこの制御信
号Ｃを反転するインバータ３７の出力信号によ
つてスイツチ制御されるようになつている。 In addition, the two MOS transistors 32, 3
3 is switch-controlled by the control signal C from the control circuit 2, and the two MOS transistors 29 and 31 are switch-controlled by the output signal of an inverter 37 that inverts the control signal C. It is becoming more and more common.
比較回路４１は、前記切替スイツチ１４として
の機能を持つ二つのMOSトランジスタ４２，４
３、前記二つのコンデンサ３５，３６それぞれの
倍の容量を持つコンデンサ４４、反転回路４５お
よびこの反転回路４５の入出力端間を短絡する前
記スイツチ１７としての機能を持つMOSトラン
ジスタ４６から構成されていて、コンデンサ４４
と反転回路４５との接続点は前記Ｄ−Ａ変換回路
２１内の回路点３４に接続されている。そして上
記二つのMOSトランジスタ４３，４６は前記制
御信号Ｃによつてスイツチ制御され、MOSトラ
ンジスタ４２はその反転信号によつてスイツチ
制御されるようになつている。 The comparison circuit 41 includes two MOS transistors 42 and 4 that function as the changeover switch 14.
3. It is composed of a capacitor 44 having a capacity twice that of the two capacitors 35 and 36, an inverting circuit 45, and a MOS transistor 46 which functions as the switch 17 to short-circuit the input and output terminals of the inverting circuit 45. So, capacitor 44
The connection point between the inverting circuit 45 and the inverting circuit 45 is connected to the circuit point 34 in the DA conversion circuit 21. The two MOS transistors 43 and 46 are switch-controlled by the control signal C, and the MOS transistor 42 is switch-controlled by the inverted signal thereof.
なお、上記すべてのMOSトランジスタはたと
えばＮチヤネルのものであり、各ゲートに高レベ
ル信号が印加されるとスイツチしてオンするよう
になつている。 It should be noted that all of the above-mentioned MOS transistors are, for example, N-channel transistors, and are switched on when a high level signal is applied to each gate.
次に上記のように構成された回路の作用を説明
する。まず制御回路２からのデイジタル信号によ
つて、Ｄ−Ａ変換回路２１内のMOSトランジス
タ２５ｂ，２７ｇがスイツチ制御されて、ともに
オンしたとする。このとき、第１の基準アナログ
電圧ＶAR1として二つの抵抗２２ｂ，２２ｃの直
列接続点２３ｂの電圧が、第２の基準アナログ電
圧ＶAR2として二つの抵抗２２ｇ，２２ｈの直列
接続点２３ｇの電圧がそれぞれ選択される。 Next, the operation of the circuit configured as described above will be explained. First, it is assumed that the MOS transistors 25b and 27g in the DA conversion circuit 21 are switch-controlled by a digital signal from the control circuit 2, and both are turned on. At this time, the voltage at the series connection point 23b of the two resistors 22b and 22c is the first reference analog voltage V AR1 , and the voltage at the series connection point 23g of the two resistors 22g and 22h is the second reference analog voltage V AR2 . Each is selected.
この状態で制御信号Ｃが高レベルに立上る。信
号Ｃが高レベルに立上ると、比較回路４１内の
MOSトランジスタ４３，４６がともにスイツチ
してオンする。すると比較回路４１内のコンデン
サ４４の一方端子電位すなわちMOSトランジス
タ４２，４３とコンデンサ４４との共通接続点で
ある回路点４７の電位は基準アナログ電圧ＶAR1
に設定され、またコンデンサ４４の他方端子電位
すなわち回路点３４の電位は反転回路４５の反転
しきい電位ＶTHに設定される。また上記信号Ｃが
高レベルに立上ると、Ｄ−Ａ変換回路２１内の
MOSトランジスタ３２，３３もそれぞれスイツ
チしてオンするため、Ｄ−Ａ変換回路２１内のコ
ンデンサ３５の一方端子電位すなわち回路点２８
の電位は最大の基準アナログ電圧ＶFに、コンデ
ンサ３６の一方端子電位すなわち回路点３０の電
位は最小の基準アナログ電圧ＶZにそれぞれ設定
される。なお、上記両コンデンサ３５，３６の各
他方端子は回路点３４に共通接続されているため
に、各他方端子電位は前記コンデンサ４４の場合
と同様に反転回路４５の反転しきい電位ＶTHに設
定される。 In this state, control signal C rises to a high level. When the signal C rises to high level, the comparator circuit 41
Both MOS transistors 43 and 46 are switched on. Then, the potential of one terminal of the capacitor 44 in the comparator circuit 41, that is, the potential of the circuit point 47, which is the common connection point of the MOS transistors 42, 43 and the capacitor 44, becomes the reference analog voltage V AR1.
The other terminal potential of the capacitor 44, that is, the potential at the circuit point 34, is set to the inversion threshold potential VTH of the inversion circuit 45. Further, when the signal C rises to a high level, the signal inside the D-A converter circuit 21
Since the MOS transistors 32 and 33 are also switched on and turned on, one terminal potential of the capacitor 35 in the D-A converter circuit 21, that is, the circuit point 28
The potential of the capacitor 36 is set to the maximum reference analog voltage V F , and the potential of one terminal of the capacitor 36 , that is, the potential of the circuit point 30 is set to the minimum reference analog voltage V Z . Note that since the other terminals of both the capacitors 35 and 36 are commonly connected to the circuit point 34, the potential of each other terminal is set to the inversion threshold potential V TH of the inversion circuit 45, as in the case of the capacitor 44. be done.
次に制御信号Ｃが低レベルに立下る。するとそ
の反転信号が高レベルに立上り、比較回路４１
内のMOSトランジスタ４２、Ｄ−Ａ変換回路２
１内のMOSトランジスタ２９，３１がそれぞれ
スイツチしてオンする。上記MOSトランジスタ
４２がオンすることによつていままでコンデンサ
４４の一方端子の接続されている回路点４７には
基準アナログ電圧ＶAR1の代りに被変換アナログ
入力電圧ＶAINが与えられる。したがつてこの
後、このコンデンサ４４の他方端子が接続されて
いる回路点３４の電位は、上記基準アナログ電圧
ＶAR1と被変換アナログ入力電圧ＶAINとの差に応
じて上昇あるいは下降するわけであるが、回路点
３４には他に二つのコンデンサ３５，３６が接続
されているために回路点３４の電位は三つの回路
点４７，２８，３０における電位変化の平均値に
移行することになる。 Next, control signal C falls to a low level. Then, the inverted signal rises to a high level, and the comparator circuit 41
MOS transistor 42 inside, D-A conversion circuit 2
The MOS transistors 29 and 31 in MOS transistor 1 are respectively switched on and turned on. When the MOS transistor 42 is turned on, the converted analog input voltage V AIN is applied to the circuit point 47 to which one terminal of the capacitor 44 is connected instead of the reference analog voltage V AR1 . Therefore, after this, the potential at the circuit point 34 to which the other terminal of the capacitor 44 is connected increases or decreases depending on the difference between the reference analog voltage V AR1 and the analog input voltage to be converted V AIN . However, since two other capacitors 35 and 36 are connected to circuit point 34, the potential at circuit point 34 shifts to the average value of the potential changes at three circuit points 47, 28, and 30. .
ここで信号が高レベルのとき、MOSトラン
ジスタ２９，３１がスイツチしてともにオンする
ため、いままで最大の基準アナログ電圧ＶFが与
えられていた回路点２８には基準アナログ電圧Ｖ
AR1が、同じくいままで最小の基準アナログ電圧
ＶZが与えられていた回路点３０には基準アナロ
グ電圧ＶAR2がそれぞれ与えられる。したがつ
て、いまコンデンサ４４の容量をC1、コンデン
サ３５の容量をC2、コンデンサ３６の容量をC3
とすると、制御信号が高レベルに立上つた後の
回路点３４の電位V1は次式で表わされる。 Here, when the signal is at a high level, the MOS transistors 29 and 31 are switched on and both turn on, so that the reference analog voltage V
A reference analog voltage V AR2 is applied to AR1 and a circuit point 30 to which the minimum reference analog voltage V Z has been applied up to now. Therefore, now the capacitance of the capacitor 44 is C 1 , the capacitance of the capacitor 35 is C 2 , and the capacitance of the capacitor 36 is C 3
Then, the potential V 1 at the circuit point 34 after the control signal rises to a high level is expressed by the following equation.
V1＝ＶTH＋Ｃ１（ＶＡＩＮ−ＶＡＲ１）／Ｃ１＋Ｃ２＋
Ｃ３
＋Ｃ３（ＶＡＲ２−ＶＺ）−Ｃ２（ＶＦ−ＶＡ
Ｒ１）／Ｃ１＋Ｃ２＋Ｃ３………
(1)
次に上記(1)式にC2＝C3＝１／２C1を代入すると次の
(2)式が得られる。V 1 =V TH +C 1 (V AIN −V AR1 )/C 1 +C 2 +
C 3 +C 3 (V AR2 - V Z ) - C 2 (V F - V A
R1 )/C 1 +C 2 +C 3 (1) Next, by substituting C 2 =C 3 =1/2C 1 into the above equation (1), the following equation (2) is obtained.
ただし
V′AR1＝ＶAR1−（ＶＡＲ２−ＶＺ）−（ＶＦ−ＶＡＲ
１）／２………(3)
上記第(3)式中における各電位は第５図に示す特
性図の通りである。すなわち、第５図は横軸に制
御回路２から送られてくる３ビツトのデイジタル
信号を、縦軸には各デイジタル信号に対する基準
アナログ電圧ＶAR1（ＶAR2）をそれぞれとつたも
のである。いまＶAR1が図示する電圧であるとす
ると、他方のＶAR2は最小の基準アナログ電圧ＶZ
に対応したデイジタル信号から、上記基準アナロ
グ電圧ＶAR1を第１の基準アナログ電圧出力点２
４に出力するときのデイジタル信号と最大の基準
アナログ電圧ＶFに対応したデイジタル信号との
差に等しい分Ｘだけずれたデイジタル信号に対応
した電圧となる。また第(3)式の意味するところ
は、基準アナログ電圧ＶAR1と最大の基準アナロ
グ電圧ＶFとの差電圧（ＶF−ＶAR1）を得、また
ＶAR2（＝ＶAR2−ＶZ）を得、さらに上記（ＶF−
ＶAR1）と（ＶAR2−ＶZ）との差電圧を得てこれ
を二等分し、この二等分された電圧によつて基準
アナログ電圧ＶAR1を補正することである。 However, V' AR1 = V AR1 - (V AR2 - V Z ) - (V F - V AR
1 )/2......(3) Each potential in the above equation (3) is as shown in the characteristic diagram shown in FIG. That is, in FIG. 5, the horizontal axis represents the 3-bit digital signal sent from the control circuit 2, and the vertical axis represents the reference analog voltage V AR1 (V AR2 ) for each digital signal. Now, assuming that V AR1 is the voltage shown in the figure, the other V AR2 is the minimum reference analog voltage V Z
The reference analog voltage V AR1 is output from the digital signal corresponding to the first reference analog voltage output point 2.
The voltage corresponds to a digital signal that is shifted by an amount X equal to the difference between the digital signal outputted to V.sub.4 and the digital signal corresponding to the maximum reference analog voltage V.sub.F. Also, what is meant by equation (3) is that the difference voltage (V F - V AR1 ) between the reference analog voltage V AR1 and the maximum reference analog voltage V F is obtained, and V AR2 (= V AR2 - V Z ) is obtained. obtained, and furthermore, the above (V F −
The purpose of this method is to obtain a voltage difference between V AR1 ) and (V AR2 - V Z ), divide it into two equal parts, and correct the reference analog voltage V AR1 using the two equal parts.
いま仮に第５図においてデイジタル信号に対し
て基準アナログ電圧ＶAR1が直線的に変化すれ
ば、第(3)式右辺の第２項目の｛（ＶAR2−V2）−（Ｖ
F−ＶAR1）｝／２は零となりＶAR1に対して補正は
行なわれない。ところがデイジタル信号に対して
ＶAR1が直線的に変化しなければ必ず補正が行な
われる。上記ＶAR1に対する補正はＤ−Ａ変換回
路２１から出力されるすべてのＶAR1に対して行
なわれるために、第５図に示すＶAR1の変化はよ
り直線に近づくように補正される。この結果、Ｄ
−Ａ変換回路２１では高精度にＤ−Ａ変換を行な
うことが可能である。 Now , if the reference analog voltage V AR1 changes linearly with respect to the digital signal in FIG .
F −V AR1 )}/2 becomes zero, and no correction is made to V AR1 . However, if V AR1 does not change linearly with respect to the digital signal, correction must be performed. Since the correction for V AR1 is performed for all V AR1 output from the DA conversion circuit 21, the change in V AR1 shown in FIG. 5 is corrected so that it approaches a straight line. As a result, D
-A conversion circuit 21 can perform DA conversion with high accuracy.
第６図ａ〜ｃはこの発明に係るデイジタル−ア
ナログ変換回路における補正例を示す特性図であ
り、それぞれ横軸には制御回路２からのデイジタ
ル信号を、縦軸には各デイジタル信号に対応する
基準アナログ電圧ＶAR1をとつたものであり、実
線は補正前のものを示し、また破線は補正後のも
のを示している。第６図ａ〜ｃから明らかなよう
にＶAR1の直線性が改善されていることがわか
る。 6a to 6c are characteristic diagrams showing examples of correction in the digital-to-analog conversion circuit according to the present invention, in which the horizontal axis corresponds to the digital signal from the control circuit 2, and the vertical axis corresponds to each digital signal. The reference analog voltage V AR1 is taken, and the solid line shows the voltage before correction, and the broken line shows the voltage after correction. As is clear from FIGS. 6a to 6c, it can be seen that the linearity of V AR1 has been improved.
このように上記実施例によれば、デイジタル信
号に対する基準アナログ電圧の直線性を改善する
ようにしたので、抵抗２２ａ〜２２ｉにばらつき
があつても高精度にデイジタル−アナログ変換す
ることができる。 In this manner, according to the above embodiment, the linearity of the reference analog voltage with respect to the digital signal is improved, so that even if there are variations in the resistors 22a to 22i, digital-to-analog conversion can be performed with high precision.
なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例では制御回路２から
送られるデイジタル信号のビツト数が３ビツトで
あり、さらにＤ−Ａ変換回路２１において直列接
続された抵抗が２２ａ〜２２ｉの９個である場合
について説明したが、これは必要とする分解能に
応じて増減することができる。 Note that the present invention is not limited to the above embodiment; for example, in the above embodiment, the number of bits of the digital signal sent from the control circuit 2 is 3 bits, and the number of bits of the digital signal sent from the control circuit 2 is 3 bits. Although a case has been described in which there are nine numbers 22a to 22i, this number can be increased or decreased depending on the required resolution.
以上説明したようにこの発明によれば、高電位
印加点と低電位印加点との間に直列接続された
（ｎ＋１）個の抵抗からなり、これら各抵抗の直
列接続点からｎ通りの電圧を発生する抵抗直列回
路と、入力デイジタル信号に基づき上記抵抗直列
回路において高電位印加点からみてｉ番目と（ｉ
＋１）番目（ただしｉ＝１、２、…ｎ）の抵抗の
直列接続点で発生された電圧を選択しこれを第１
のアナログ電圧として出力する第１の選択手段
と、上記第１のアナログ電圧と上記抵抗直列回路
において高電位印加点からみて１番目と２番目の
抵抗の直列接続点で発生された電圧との差電圧を
得る第１の差電圧発生手段と、入力デイジタル信
号に基づき上記抵抗直列回路において低電位印加
点からみてｉ番目と（ｉ＋１）番目の抵抗の直列
接続点で発生された電圧を選択しこれを第２のア
ナログ電圧として出力する第２の選択手段と、上
記第２のアナログ電圧と上記抵抗直列回路におい
て低電位印加点からみて１番目と２番目の抵抗の
直列接続点で発生された電圧との差電圧を得る第
２の差電圧発生手段と、上記第１、第２の差電圧
発生手段で得られた両差電圧の差を二等分する電
圧等分手段と、上記第１のアナログ電圧を上記電
圧等分手段で等分された電圧で補正する電圧補正
手段とを具備し、第１のアナログ電圧の直線性を
改善するようにしたので、高精度にデイジタル−
アナログ変換が行なえるデイジタル−アナログ変
換回路を提供することができる。 As explained above, according to the present invention, there are (n+1) resistors connected in series between a high potential application point and a low potential application point, and n different voltages are applied from the series connection point of each of these resistors. Based on the generated resistor series circuit and the input digital signal, the i-th and (i
Select the voltage generated at the series connection point of +1)th (i = 1, 2,...n) resistors and apply it to the first
a first selection means outputting as an analog voltage; and a difference between the first analog voltage and the voltage generated at the series connection point of the first and second resistors in the resistor series circuit when viewed from the high potential application point. A first differential voltage generation means for obtaining a voltage, and a voltage generated at the series connection point of the i-th and (i+1)-th resistors as viewed from the low potential application point in the resistor series circuit in the resistor series circuit based on the input digital signal is selected; a second selection means for outputting the second analog voltage as a second analog voltage; and a voltage generated at the series connection point of the first and second resistors when viewed from the low potential application point in the second analog voltage and the resistor series circuit. a second differential voltage generating means for obtaining a differential voltage between the first and second differential voltage generating means; a voltage equal dividing means for dividing into two equal parts the difference between the two differential voltages obtained by the first and second differential voltage generating means; Since the linearity of the first analog voltage is improved by comprising voltage correction means for correcting the analog voltage by the voltage equally divided by the voltage equalization means, the linearity of the first analog voltage is improved.
A digital-to-analog conversion circuit that can perform analog conversion can be provided.
第１図はアナログ−デイジタル変換回路のブロ
ツク構成図、第２図は抵抗分圧方式の従来のデイ
ジタル−アナログ変換回路の回路構成図、第３図
ａ〜ｃは上記アナログ−デイジタル変換回路の動
作を説明するための電位状態図、第４図はこの発
明の一実施例の回路構成図、第５図はその作用を
説明するための特性図、第６図ａ〜ｃはこの発明
に係るデイジタル−アナログ変換回路における補
正例を示す特性図である。
１……Ｄ−Ａ変換回路（デイジタル−アナログ
変換回路）、２……制御回路、３……比較回路、
２１……Ｄ−Ａ変換回路、２２……抵抗、２４…
…第１の基準アナログ電圧出力点、２５，２７…
…MOSトランジスタ、２６……第２の基準アナ
ログ電圧出力点、２８，３０，３４，４７……回
路点、２９，３１，３２，３３……MOSトラン
ジスタ、３５，３６……コンデンサ、３７……イ
ンバータ、４１……比較回路、４２，４３，４６
……MOSトランジスタ、４４……コンデンサ、
４５……反転回路。
Fig. 1 is a block diagram of an analog-to-digital conversion circuit, Fig. 2 is a circuit diagram of a conventional digital-to-analog conversion circuit using a resistance voltage division method, and Figs. 3 a to c show the operation of the analog-to-digital conversion circuit. 4 is a circuit configuration diagram of an embodiment of the present invention, FIG. 5 is a characteristic diagram for explaining its operation, and FIGS. 6 a to 6 c are digital diagrams according to the present invention. - It is a characteristic diagram showing an example of correction in an analog conversion circuit. 1...D-A conversion circuit (digital-analog conversion circuit), 2...Control circuit, 3...Comparison circuit,
21...D-A conversion circuit, 22...Resistor, 24...
...First reference analog voltage output point, 25, 27...
... MOS transistor, 26... Second reference analog voltage output point, 28, 30, 34, 47... Circuit point, 29, 31, 32, 33... MOS transistor, 35, 36... Capacitor, 37... Inverter, 41... Comparison circuit, 42, 43, 46
...MOS transistor, 44...capacitor,
45...Inversion circuit.
Claims (1)
続された（ｎ＋１）個の抵抗からなり、これら各
抵抗の直列接続点からｎ通りの電圧を発生する抵
抗直列回路と、 入力デイジタル信号に基づき上記抵抗直列回路
において高電位印加点からみてｉ番目と（ｉ＋
１）番目（ただしｉ＝１、２、…ｎ）の抵抗の直
列接続点で発生された電圧を選択しこれを第１の
アナログ電圧として出力する第１の選択手段と、 上記第１のアナログ電圧と上記抵抗直列回路に
おいて高電位印加点からみて１番目と２番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第１の差電圧発生手段と、 入力デイジタル信号に基づき上記抵抗直列回路
において低電位印加点からみてｉ番目と（ｉ＋
１）番目の抵抗の直列接続点で発生された電圧を
選択しこれを第２のアナログ電圧として出力する
第２の選択手段と、 上記第２のアナログ電圧と上記抵抗直列回路に
おいて低電位印加点からみて１番目と２番目の抵
抗の直列接続点で発生された電圧との差電圧を得
る第２の差電圧発生手段と、 上記第１、第２の差電圧発生手段で得られた両
差電圧の差を二等分する電圧等分手段と、 上記第１のアナログ電圧を上記電圧等分手段で
等分された電圧で補正する電圧補正手段と を具備したことをデイジタル−アナログ変換回
路。[Claims] 1. A resistor series consisting of (n+1) resistors connected in series between a high potential application point and a low potential application point, and generating n voltages from the series connection point of each of these resistors. Based on the input digital signal, the i-th and (i+
1) a first selection means for selecting the voltage generated at the series connection point of the th (i=1, 2,...n) resistors and outputting it as a first analog voltage; a first differential voltage generating means for obtaining the differential voltage between the voltage and the voltage generated at the series connection point of the first and second resistors viewed from the high potential application point in the resistor series circuit; In a resistor series circuit, the i-th and (i+
1) a second selection means for selecting the voltage generated at the series connection point of the second resistor and outputting it as a second analog voltage; and a low potential application point between the second analog voltage and the resistor series circuit. a second differential voltage generating means for obtaining a differential voltage between the voltage generated at the series connection point of the first and second resistors when viewed from the above; A digital-to-analog conversion circuit comprising: voltage equalization means for dividing a voltage difference into two; and voltage correction means for correcting the first analog voltage with the voltage equally divided by the voltage equalization means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8764081A JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57202124A JPS57202124A (en) | 1982-12-10 |
| JPS6258571B2 true JPS6258571B2 (en) | 1987-12-07 |
Family
ID=13920575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8764081A Granted JPS57202124A (en) | 1981-06-08 | 1981-06-08 | Digital-to-analog converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57202124A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395880U (en) * | 1990-01-16 | 1991-09-30 | ||
| JPH04338481A (en) * | 1991-05-14 | 1992-11-25 | Micro Device:Kk | Suction type electric hair clippers |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3333067A1 (en) * | 1983-09-14 | 1985-03-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | CIRCUIT ARRANGEMENT FOR CONVERTING A DIGITAL INPUT SIGNAL TO ANALOGUE OUTPUT SIGNAL |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
| FR2607644B1 (en) * | 1986-12-02 | 1989-02-10 | Efcis | DIGITAL-TO-ANALOG CONVERTER FOR VIDEO IMAGE GENERATION CIRCUIT |
| JP2016054443A (en) * | 2014-09-04 | 2016-04-14 | 株式会社東海理化電機製作所 | Analog-to-digital converter |
Citations (1)
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|---|---|---|---|---|
| JPS5027346A (en) * | 1973-04-11 | 1975-03-20 |
-
1981
- 1981-06-08 JP JP8764081A patent/JPS57202124A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS57202124A (en) | 1982-12-10 |
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