JPS6256882A - Burst level correcting circuit - Google Patents
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- JPS6256882A JPS6256882A JP60196983A JP19698385A JPS6256882A JP S6256882 A JPS6256882 A JP S6256882A JP 60196983 A JP60196983 A JP 60196983A JP 19698385 A JP19698385 A JP 19698385A JP S6256882 A JPS6256882 A JP S6256882A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
パルスの時系列に於て平均繰り返し数よりも極端に多く
のパルスを含む部分をバーストというが、本発明は周期
的にバーストを出力するパルス増幅器で、特に航空機に
方位と距離情報を伝達するタカンシステム用トランスポ
ンダに用いられる高周波パルス増幅器の出力振幅を一定
にするための補正回路に関する。[Detailed Description of the Invention] (Industrial Application Field) In a time series of pulses, a portion that includes an extremely large number of pulses exceeding the average number of repetitions is called a burst. The present invention relates to a correction circuit for making constant the output amplitude of an amplifier, particularly a high-frequency pulse amplifier used in a Takan system transponder that transmits direction and distance information to an aircraft.
（従来の技術）
パルス増幅器、特にタカンシステム用トランスポンダに
おいてトランスポンダ出力はタカンアンテナで振幅変調
され方位情報が付加される。(Prior Art) In a pulse amplifier, particularly a transponder for a Takan system, the transponder output is amplitude-modulated by a Takan antenna and azimuth information is added.
このためトランスポンダ出力のパルス列が形成する包路
線は方位精度の観点からレベルが平坦である必要がある
。しかし一般にパルス増幅器、特に半導体を用いたパル
ス増幅器はバーストパルスなどデユーティ（Ｄｕｔｙ）
が大きいパルス列を増幅する際ジャンクションの過渡的
な温度上昇等により、増幅器の利得が低下し出力波形に
サグ現象が生じる。サグ現象が生じるとバーストパルス
は第６図（ａ）の様に出力増幅が時間とともに減少して
パルス列の包路線を歪せる原因となる。Therefore, the envelope line formed by the pulse train of the transponder output needs to have a flat level from the viewpoint of azimuth accuracy. However, in general, pulse amplifiers, especially pulse amplifiers using semiconductors, have a duty ratio such as burst pulses.
When amplifying a pulse train with a large value, the gain of the amplifier decreases due to a transient temperature rise at the junction, etc., and a sag phenomenon occurs in the output waveform. When a sag phenomenon occurs, the output amplification of the burst pulse decreases over time as shown in FIG. 6(a), causing the envelope line of the pulse train to be distorted.
この歪を補正するために従来は関数発生回路を用いて補
正に適した波形を発生させ、補償を行っていた。第５図
にその一例を示す、高周波信号（連続波）は端子Ｂから
入力され変調器３０２で変調された後増幅器３０１で増
幅される。トリガーパルス３０７はパルス波形成形回路
３０５で波形整形された後可変利得増幅器３０４分通り
変調信号として変調器３０２へ出力さｈ、る、−万端子
りへ入力されたバースト継続期間と同一のパルス、幅を
もつパーストゲート３０８は抵抗器とコンデンサを用い
た関数発生回路３０６に入力される７この場合サグ現象
は電圧が時間の経過につれて上昇していくコンデンサの
充電波形により補償される。 即ち、補正波形は可変利
得増幅器３０４の利得を時間の経過につれて上昇させ、
変調電圧を上昇させる事で増幅器３０１によるサグ現象
を補正している。In order to correct this distortion, conventionally, a function generation circuit has been used to generate a waveform suitable for correction, thereby performing compensation. A high frequency signal (continuous wave), an example of which is shown in FIG. 5, is input from terminal B, modulated by modulator 302, and then amplified by amplifier 301. The trigger pulse 307 is waveform-shaped by a pulse waveform shaping circuit 305 and then outputted to the modulator 302 as a modulation signal by the variable gain amplifier 304. A burst gate 308 having a width is input to a function generating circuit 306 using a resistor and a capacitor. In this case, the sag phenomenon is compensated by the capacitor charging waveform whose voltage increases over time. That is, the correction waveform increases the gain of the variable gain amplifier 304 over time,
The sag phenomenon caused by the amplifier 301 is corrected by increasing the modulation voltage.
（発明が解決しようとする問題点）
しかしながら、以上のようにして補正された最終出力は
第６図（１１）のようなもので、バースト部分の包絡線
には補正波形が完全ではなく、上記のような関数発生回
路を用いる技術には次のような問題がある。即ち、
（１）サグ現象を正確に近似するには複雑な回路が必要
である。(Problem to be Solved by the Invention) However, the final output corrected as described above is as shown in FIG. 6 (11), and the corrected waveform is not complete in the envelope of the burst portion, and There are the following problems with the technology using a function generating circuit like this. That is, (1) A complicated circuit is required to accurately approximate the sag phenomenon.
（２）大出力を得る為に増幅素子の段数が多い場合はさ
らに困難になる。(2) This becomes even more difficult when the number of stages of amplifying elements is large in order to obtain a large output.
（３）環境温度によりサグ現象の波形も影響を受けるが
補正波形をこの変化に追従させる事が困難。(3) Although the waveform of the sag phenomenon is also affected by the environmental temperature, it is difficult to make the correction waveform follow this change.
（４）電源電圧その他の外乱にも弱い。(4) Vulnerable to power supply voltage and other disturbances.
（５）調整に時間がかかる。(5) Adjustment takes time.
という問題点がある０本発明の目的は、上記従来の関数
発生回路を用いる技術の問題点に顧みて、１つの制御信
号で、バーストを構成する複数のパルス振幅を制御する
のではなく、バースト内における個々のパルスに着目し
、着目したパルスがバースト繰り返し周期で現れるパル
ス列として捉えそのパルスの振幅が連続する繰り返し周
期にわたって一定になるような自動制御を、ディジタル
技術を用いることにより、１つの回路構成で行うバース
トレベル補正回路を提供することにある。In view of the above-mentioned problems of the technology using the conventional function generation circuit, an object of the present invention is to control the amplitude of a plurality of pulses constituting a burst with one control signal. By using digital technology, a single circuit can automatically control the focused pulses by focusing on individual pulses within the burst repetition period, treating them as a pulse train that appears at a burst repetition period, and keeping the amplitude of the pulse constant over successive repetition periods. An object of the present invention is to provide a burst level correction circuit that performs configuration.
（問題点を解決するための手段）
本発明は、上記の目的を達成するために次の構成を有す
る。即ち、本発明のバースト補正回路は、アドレスが与
えられている複数の記憶エリアを有する記憶回路と；
時間軸上に所定の間隔を置いて現われる複数のパルスか
らなるパルス群が一定の周期で繰り返し現われるパルス
列を受けて、パルス群内における各パルスの出現順位に
対応して予め定められている前記記憶回路のアドレスを
読み出し・書き込みのなめに順次指定するアドレス指定
回路と； 前記指定されたアドレスの記憶エリアのデー
タを読み出しアナログ信号に変換するＤ／Ａ変換器と；
該Ｄ／Ａ変換器の出力をα（く１）倍して出力する第
１の倍率器と； 該倍率器の出力信号を一方の入力信号
とし、前記パルス列で変調され送信される高周波送信パ
ルス列の各パルス毎の尖頭出力に比例した振幅検波パル
スを他方の入力信号とする加算器と； 該加算器の出力
をディジタル信号に変換し、該ディジタル信号を、前記
アドレス指定回路によって現に指定されているアドレス
の記憶エリアへ記憶させるために送出するＡ／Ｄ変換器
と： 前記Ｄ／Ａ変換器の出力信号を（１−α）倍して
出力する第２の倍率器と； 該倍率器の出力振幅と予め
定められた基準レベルとの差を求め、適宜増幅のうえ、
現に到来している順位の高周波送信パルスの尖頭出力レ
ベルを制御する回路へ前記差の値が小になっていく帰還
極性で出力する減算回路と； を有することを特徴とす
る。(Means for Solving the Problems) The present invention has the following configuration to achieve the above object. That is, the burst correction circuit of the present invention includes a memory circuit having a plurality of memory areas to which addresses are given;
In response to a pulse train in which a pulse group consisting of a plurality of pulses appearing at predetermined intervals on the time axis repeatedly appears at a constant period, the memory is predetermined corresponding to the appearance order of each pulse within the pulse group. an addressing circuit that sequentially specifies circuit addresses for reading and writing; a D/A converter that reads data in a storage area at the specified address and converts it into an analog signal;
a first multiplier that multiplies the output of the D/A converter by α (×1) and outputs the multiplier; a high-frequency transmission pulse train modulated by the pulse train and transmitted using the output signal of the multiplier as one input signal; an adder whose other input signal is an amplitude detection pulse proportional to the peak output of each pulse; converts the output of the adder into a digital signal, and converts the digital signal into the signal currently specified by the addressing circuit; an A/D converter that outputs the signal to be stored in a storage area at an address; a second multiplier that multiplies the output signal of the D/A converter by (1-α) and outputs the multiplier; Find the difference between the output amplitude and a predetermined reference level, amplify it as appropriate, and
The present invention is characterized by comprising: a subtraction circuit that outputs a feedback polarity in which the value of the difference becomes smaller to a circuit that controls the peak output level of the high-frequency transmission pulse of the currently arriving order.
（作 用）
以下、本発明のバーストレベル補正回路の作用を図面に
基づいて説明する。第１は本発明の構成を示すブロック
図である。第２図はバーストを有するパルストリガ列と
パーストゲートを示す図である。バーストは周期Ｔで繰
り返されているものとする。今仮にバーストは５個のパ
ルスから構成されているとして、左から第１パルス、第
２パルス、・・・・・・、第５パルス迄順位番号を付し
ておく。(Function) Hereinafter, the function of the burst level correction circuit of the present invention will be explained based on the drawings. The first is a block diagram showing the configuration of the present invention. FIG. 2 is a diagram showing a pulse trigger train having a burst and a burst gate. It is assumed that the burst is repeated at a period T. Assuming that a burst is composed of five pulses, order numbers are assigned from the left to the first pulse, second pulse, . . . , fifth pulse.
今このようなパルストリガが第１図のアドレス指定回路
３に加えられると第１パルスが入った時には記憶回路４
に対して、記憶エリア４１に記憶されているデータを読
み出してＤ／Ａ変換器５へ加え、その後へＡ／Ｄ変換器
２からのデータを記憶させるように指示する。第２パル
スが入って来た時には記憶エリア４２に対し、同様にし
て順次第５パルスが入って来た時には記憶エリア４５の
読み出し書き込みを行うように指示する。Now, if such a pulse trigger is applied to the addressing circuit 3 in FIG. 1, when the first pulse is input, the memory circuit 4
is instructed to read the data stored in the storage area 41 and add it to the D/A converter 5, and then to store the data from the A/D converter 2. When the second pulse comes in, the memory area 42 is instructed to read and write to the memory area 45 when five pulses come in in the same way.
説明を初めに戻して、第１パルスが入力された時に記憶
エリア４１から読み出された信号はＤ／Ａ変換器でアナ
ログ信号に変換された後２方向に分かれ一方は第１の倍
率器６でα（＜１）倍されて加算器１の一方の入力端へ
加えられる。加算器１の他方の入力端には、アドレス指
定回路３に加えられているトリガーパルスと同一タイミ
ングでパルス変調を受けた高周波送信パルスを一部検出
して振幅検波したパルス信号列（検出パルス列という）
が入力されている。従って、検出パルス列とトリガーパ
ルス列は時間的に一致している。Returning to the beginning of the explanation, when the first pulse is input, the signal read out from the storage area 41 is converted into an analog signal by the D/A converter, and then divided into two directions, one being sent to the first multiplier 6. The signal is multiplied by α (<1) and added to one input terminal of the adder 1. The other input terminal of the adder 1 receives a pulse signal train (referred to as a detection pulse train) that is obtained by partially detecting and amplitude-detecting a high-frequency transmission pulse that has undergone pulse modulation at the same timing as the trigger pulse applied to the addressing circuit 3. )
is entered. Therefore, the detection pulse train and the trigger pulse train coincide in time.
従って、第１パルスが入力した時にはまず記憶エリア４
１に記憶されていたデータが読み出され、Ｄ／Ａ変換器
５でアナログ信号に変換されその信号が第１の倍率器６
でα倍された信号と検出パルス列の第１パルスとが加算
器１で加算され、Ａ／Ｄ変換器２でディジタル信号に変
換された後、記憶エリア４１へ記憶され、次の周期のバ
ーストの第１パルスが入力される迄はこの状態が保持さ
れる。次に第２のパルスが入力した時には記憶エリア４
２と検出パルス列の第２パルスについて上述したところ
と同様の動作を行い、以下第５パルス迄同様の動作を行
う０次の周期のバーストが到来した時も上記バースト内
に於けると同じ動作をする０本発明回路の以上の作用を
例えば第１パルスだけを取り出したパルス列について見
ると第３図に示す等価回路となる。これは遅延時開がＴ
の遅延回路９を有する積分器であり、巡回型低域通過フ
ィルタであることが分かる。即ち周期Ｔのパルス列入力
の振幅変化に対し、出力が周期Ｔよりははるかに長い時
定数で追随する回路である。Therefore, when the first pulse is input, first the memory area 4
The data stored in the first multiplier 6 is read out, converted into an analog signal by the D/A converter 5, and the signal is sent to the first multiplier 6.
The signal multiplied by α and the first pulse of the detected pulse train are added by the adder 1, converted to a digital signal by the A/D converter 2, and then stored in the storage area 41 and used for the burst of the next cycle. This state is maintained until the first pulse is input. Next time the second pulse is input, memory area 4
The same operation as described above is performed for the second pulse of the detection pulse train, and the same operation is performed up to the fifth pulse.When a burst of the 0th order period arrives, the same operation as in the above burst is performed. If we look at the above-described operation of the circuit of the present invention with respect to a pulse train in which only the first pulse is taken out, for example, we get the equivalent circuit shown in FIG. This is delayed opening is T
It can be seen that the integrator has a delay circuit 9 of 1 and is a recursive low-pass filter. That is, it is a circuit in which the output follows the amplitude change of a pulse train input having a period T with a time constant that is much longer than the period T.
そして、本発明回路は、アドレス指定回路と、バースト
内のパルス数に応じた数の記憶エリアを設けることによ
り第１図の構成だけで、第３図に示す巡回型低域通過フ
ィルタがバースト内のパルス数だけ設けられているのと
同一の作用を行う。By providing an addressing circuit and a number of storage areas corresponding to the number of pulses in a burst, the circuit of the present invention can operate the cyclic low-pass filter shown in FIG. 3 within a burst using only the configuration shown in FIG. It performs the same action as if the number of pulses were provided as many as .
かくして、第２の倍率器の出力には、バースト内におけ
るパルスの順位別に加算器２への検出パルス列即ち高周
波送信パルス列の尖頭値に比例したパルス列の振幅の変
化が低域通過特性によってろ波されて現れる。そしてこ
の出力を総ての順位のパルスに対して共通の基準電圧と
比較してその差電圧を適宜増幅して、丁度到来している
順位のパルスによって変調される高周波送信パルスの尖
頭値が一定値に収斂するような極性で制御回路へ加えら
れる。即ち、高周波送信パルスの振幅が一定になるよう
に負帰還がかかっている自動利得制御の動作を行う、そ
して、前記基準電圧が各順位のパルスに対して共通であ
るところから、高周波送信パルスの尖頭値制御はパルス
の各順位毎に別個に行われているにもかかわらず、総て
の順位の高周波送信パルスの尖頭値が揃うことになる。Thus, at the output of the second multiplier, changes in the amplitude of the pulse train proportional to the peak value of the detected pulse train, that is, the high-frequency transmission pulse train, are filtered by the low-pass characteristic to the adder 2 according to the order of the pulses within the burst. appear as a result. Then, this output is compared with a common reference voltage for all pulses of the order, and the difference voltage is amplified appropriately, and the peak value of the high frequency transmission pulse modulated by the pulse of the order that has just arrived is calculated. It is applied to the control circuit with a polarity that converges to a constant value. That is, an automatic gain control operation with negative feedback is performed so that the amplitude of the high-frequency transmission pulse is constant, and since the reference voltage is common to each order of pulses, the amplitude of the high-frequency transmission pulse is Although the peak value control is performed separately for each order of pulses, the peak values of the high frequency transmission pulses of all orders become the same.
本発明のバーストレベル補正回路は以上のような作用を
行うので、サグ現象を正確に補正するための複雑な関数
回路は不要であり、増幅素子の段数が多くなっても全く
問題はなく、また周囲温度や電源電圧の変動があっても
それらの影響を一切補正するように自動利得制御が行わ
れるので、従来の固定的な関数回路を・用いた場合のよ
うな温度や電源電圧の変動による間圧は生じない。調整
は基準電圧の設定と倍率器の係数αの設定だけであり両
者は互いに独立要票であるのて′容易に行うことができ
る。Since the burst level correction circuit of the present invention operates as described above, there is no need for a complicated function circuit to accurately correct the sag phenomenon, and there is no problem at all even if the number of stages of amplification elements is increased. Even if there are fluctuations in ambient temperature or power supply voltage, automatic gain control is performed to completely compensate for the effects of these changes. No pressure is generated. The only adjustment required is the setting of the reference voltage and the setting of the coefficient α of the multiplier, and since both are independent inputs, they can be easily performed.
第４図は、本発明のバーストレベル補正回路１０を用い
た高周波送信バーストパルスの振幅−走化回路である。FIG. 4 shows a high-frequency transmission burst pulse amplitude-travel circuit using the burst level correction circuit 10 of the present invention.
第５図の回路構成と異なる点は、利得可変増幅器１１の
利得制御がバーストレベル補正回路１０の出力信号によ
って行われていることである。バーストレベル補正回路
１０への入力信号は、増幅器３０１から出力される高周
波送信パルスの１部を検出器１３で取り出し、ピークホ
ールド回路で高周波送信パルスの尖頭値に比例したピー
クホールド検波された信号が加えられる。The difference from the circuit configuration in FIG. 5 is that the gain control of the variable gain amplifier 11 is performed by the output signal of the burst level correction circuit 10. The input signal to the burst level correction circuit 10 is a signal obtained by extracting a part of the high frequency transmission pulse outputted from the amplifier 301 by the detector 13 and peak hold detection proportional to the peak value of the high frequency transmission pulse by the peak hold circuit. is added.
以上のような構成により、バーストの内のパルスの順位
毎に可変利得増幅器１１の利得が制御され、増幅器３０
１の出力において各パルスの尖頭値が揃うようになる。With the above configuration, the gain of the variable gain amplifier 11 is controlled for each order of pulses within a burst, and the gain of the variable gain amplifier 11 is controlled for each order of pulses within a burst.
At the output of 1, the peak values of each pulse become equal.
（発明の効果）
以上説明したように、本発明のバースト１２・ベル補正
回路は、バーストを構成する各順位のパルス毎に対応し
て、記憶エリアが設けられており、バーストと同じタイ
ミングを有する１−リガーパルスによってアドレス指定
回路が各順位の入力パルスが到来する毎に対応するアド
レスの記憶エリアを指定することにより、各順位のパル
スに対して、それぞれ別個に巡回型低域通過フィルタが
設けられているのと等価な作用をするという効果がある
、従って本発明回路を、高周波送信パルスの振幅を一定
に保つべく利得可変回路を有する系の帰還回路どして用
いた場合、バース１−を構成するパルスの各順位毎に独
立に振幅を一定にするための自動利得制御作用が働き結
果としてバーストを構成する各高周波送信パルスの尖頭
値が揃うことになる。このように本発明のバーストレベ
ル補正回路は各パルス毎の自動利得制御による振幅−走
化を可能にするものであるので、サグを補正するための
サグの曲線にできるだけ一致した曲線を得るための複雑
な関数回路は不要となり、周囲温度や電源電圧の変動が
あってもそれらの影響−切を補正するように自動利得制
御が行われるので、従来の固定的な間数回路を用いた場
合のような温度や電源電圧の変動による問題は生じない
。また増幅器の段数が多くなったとしても自動利得制御
動作に悪影響を及ぼすものではない。調整は基準電圧と
倍率器の係数の設定だけであり両者は互いに独立要素で
あるので容易に行うことができる。(Effects of the Invention) As explained above, the burst 12/bell correction circuit of the present invention is provided with a storage area corresponding to each order of pulses constituting the burst, and has the same timing as the burst. 1- By causing the addressing circuit to designate the storage area of the corresponding address each time an input pulse of each order arrives using the rigger pulse, a separate cyclic low-pass filter is provided for the pulse of each order. Therefore, when the circuit of the present invention is used as a feedback circuit of a system having a variable gain circuit to keep the amplitude of high-frequency transmission pulse constant, An automatic gain control function operates to keep the amplitude constant independently for each order of the constituent pulses, and as a result, the peak values of the high-frequency transmission pulses making up the burst are aligned. As described above, since the burst level correction circuit of the present invention enables amplitude-triggering by automatic gain control for each pulse, it is possible to obtain a curve that matches the sag curve as much as possible to correct the sag. Complex function circuits are no longer required, and automatic gain control is performed to compensate for the effects of fluctuations in ambient temperature and power supply voltage, making it easier to use than conventional fixed frequency circuits. There are no problems caused by fluctuations in temperature or power supply voltage. Furthermore, even if the number of amplifier stages increases, it does not adversely affect the automatic gain control operation. Adjustment can be made easily by simply setting the reference voltage and the coefficient of the multiplier, and since both are mutually independent elements.
本発明のバーストレベル補正回路には以ｉのような利点
がある。The burst level correction circuit of the present invention has the following advantages.
第１図は本発明の構成を示すブロック図、第２図はバー
ストパルストリガ列とパーストゲートを示す図、第３図
は第１図の構成の等価回路を示す図、第４図は本発明回
路を用いた振幅−走化自動利得制御回路を示す図、第５
図は関数発生回路を用いた従来の振幅−走化回路を示す
図、第６図はバーストパルス列を示す図で図（ａ）はサ
グ現象が発生している図、図（ｂ）は関数発生回路によ
って補正された後の波形を示す図である。
１・・・・・・加算器、 ２・・・・・・Ａ／Ｄ変換器
、３・・・・・・アドレス指定回路、 ４・・・・・・
記憶回路、４１−〜４５・・・・記憶エリア、 ５・・
・・・・Ｄ／Ａ変換器、 ６・・・・・・第１の倍率器
、 ７・・・・・・第２の倍率器、 ８・・・・・・減
算器、 ９・・・・・・遅延回路２１０・・・・・・本
発明のバーストレベル補正回路、１】、・・・・・・可
変利得増幅器、 １２・・・・・・ピークホールド回路
、 １３・・・・・・検出器、 ３０１・・・・・・増
幅器、 ３０２・・・・・・変調器、 ３０４・・・・
・・可変利得増幅器、 ３０５・・・・・・パルス波形
成形回路、３０６・・・・・・関数発生回路、 ３０７
・・・・・・トリガーパルス、 ３０８・・・・・・パ
ーストゲート。
代理人 弁理士 八 幡 義 博
木箔萌回蹄！Ｊｔ−Ａ
第１図
バースト状のトリｆ−Ｒ，＋シスとバーストケ゛−ト３
θ２
月−３数づ秤つ２主二〔＝１）唾？ｌ〒イヘ・ｔヒオ漏
亡Ａｈ−レ〔１椙−」龜＝−う七−回発率 、Ｓ 図
ノ＼゛−ストノ＼°ルズ列
第Ｃ図FIG. 1 is a block diagram showing the configuration of the present invention, FIG. 2 is a diagram showing a burst pulse trigger train and burst gate, FIG. 3 is a diagram showing an equivalent circuit of the configuration of FIG. 1, and FIG. 4 is a diagram showing the present invention. 5th diagram showing an amplitude-chemotaxis automatic gain control circuit using the circuit
The figure shows a conventional amplitude-taxis circuit using a function generation circuit. Figure 6 shows a burst pulse train. Figure (a) shows a sag phenomenon occurring, and figure (b) shows a function generation circuit. FIG. 3 is a diagram showing a waveform after being corrected by a circuit. 1... Adder, 2... A/D converter, 3... Address designation circuit, 4...
Memory circuit, 41- to 45... memory area, 5...
...D/A converter, 6...First multiplier, 7...Second multiplier, 8...Subtractor, 9... ... Delay circuit 210 ... Burst level correction circuit of the present invention, 1], ... Variable gain amplifier, 12 ... Peak hold circuit, 13 ...・Detector, 301...Amplifier, 302...Modulator, 304...
...Variable gain amplifier, 305...Pulse waveform shaping circuit, 306...Function generation circuit, 307
...Trigger pulse, 308...Purst gate. Agent: Yoshi Yahata, Patent Attorney, Hiroki Haku Moekaiho! Jt-A Fig. 1 Burst-shaped trif-R, +cis and burst case 3
θ2 month - 3 number weighs 2 main 2 [=1) saliva? l 〒Ihe thio leakage Ah-res〔1〇=-7-times occurrence rate, S Figure no\゛-stno\°les sequence Figure C
Claims (1)
憶回路と；時間軸上に所定の間隔を置いて現われる複数
のパルスからなるパルス群が一定の周期で繰り返し現わ
れるパルス列を受けて、パルス群内における各パルスの
出現順位に対応して予め定められている前記記憶回路の
アドレスを読み出し・書き込みのために順次指定するア
ドレス指定回路と；前記指定されたアドレスの記憶エリ
アのデータを読み出しアナログ信号に変換するＤ／Ａ変
換器と；該Ｄ／Ａ変換器の出力をα（＜１）倍して出力
する第１の倍率器と；該倍率器の出力信号を一方の入力
信号とし、前記パルス列で変調され送信される高周波送
信パルス列の各パルス毎の尖頭出力に比例した振幅検波
パルスを他方の入力信号とする加算器と；該加算器の出
力をディジタル信号に変換し、該ディジタル信号を、前
記アドレス指定回路によって現に指定されているアドレ
スの記憶エリアへ記憶させるために送出するＡ／Ｄ変換
器と；前記Ｄ／Ａ変換器の出力信号を（１−α）倍して
出力する第２の倍率器と；該倍率器の出力振幅と予め定
められた基準レベルとの差を求め、適宜増幅のうえ、現
に到来している順位の高周波送信パルスの尖頭出力レベ
ルを制御する回路へ前記差の値が小になっていく帰還極
性で出力する減算回路と；を有することを特徴とするバ
ーストレベル補正回路。A memory circuit having a plurality of memory areas to which addresses are given; an addressing circuit that sequentially specifies predetermined addresses of the memory circuit for reading and writing in accordance with the order of appearance of each pulse; reads data in the memory area of the specified address and converts it into an analog signal; a D/A converter that multiplies the output of the D/A converter by α (<1) and outputs the multiplier; the output signal of the multiplier is used as one input signal; an adder whose other input signal is an amplitude detection pulse proportional to the peak output of each pulse of a high-frequency transmission pulse train to be modulated and transmitted; converting the output of the adder into a digital signal; converting the output of the adder into a digital signal; an A/D converter that sends the signal to be stored in the storage area of the address currently specified by the address designation circuit; a second signal that multiplies the output signal of the D/A converter by (1-α) and outputs the signal; a multiplier; calculates the difference between the output amplitude of the multiplier and a predetermined reference level, amplifies it as appropriate, and sends it to a circuit that controls the peak output level of the high-frequency transmission pulse of the currently arriving order. A burst level correction circuit comprising: a subtraction circuit that outputs an output with a feedback polarity in which the value of the difference becomes smaller;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196983A JPS6256882A (en) | 1985-09-06 | 1985-09-06 | Burst level correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196983A JPS6256882A (en) | 1985-09-06 | 1985-09-06 | Burst level correcting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6256882A true JPS6256882A (en) | 1987-03-12 |
Family
ID=16366880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196983A Pending JPS6256882A (en) | 1985-09-06 | 1985-09-06 | Burst level correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6256882A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04270980A (en) * | 1991-02-27 | 1992-09-28 | Nec Corp | Envelope stabilization circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522360A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Digital filter |
| JPS52134346A (en) * | 1976-05-04 | 1977-11-10 | Combustion Eng | Storage device |
| JPS59123303A (en) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Agc control system in receiver for receiving burst wave |
-
1985
- 1985-09-06 JP JP60196983A patent/JPS6256882A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522360A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Digital filter |
| JPS52134346A (en) * | 1976-05-04 | 1977-11-10 | Combustion Eng | Storage device |
| JPS59123303A (en) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | Agc control system in receiver for receiving burst wave |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04270980A (en) * | 1991-02-27 | 1992-09-28 | Nec Corp | Envelope stabilization circuit |
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