JPS6255749A - Input and output controller - Google Patents

Input and output controller

Info

Publication number
JPS6255749A
JPS6255749A JP19455985A JP19455985A JPS6255749A JP S6255749 A JPS6255749 A JP S6255749A JP 19455985 A JP19455985 A JP 19455985A JP 19455985 A JP19455985 A JP 19455985A JP S6255749 A JPS6255749 A JP S6255749A
Authority
JP
Japan
Prior art keywords
input
control
data
data buffering
output devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19455985A
Other languages
Japanese (ja)
Inventor
Tadashi Takano
忠 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP19455985A priority Critical patent/JPS6255749A/en
Publication of JPS6255749A publication Critical patent/JPS6255749A/en
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

PURPOSE:To obtain an input/output controller which has a smaller hardware quantity and can control various types of input/output devices that vary by the system constitution such as the control of a small number of high-speed input/output devices or a large number of low-speed input/output devices, etc., by securing such a constitution where buffers are connected with each other and separated from each other. CONSTITUTION:A DMA transfer control part 65 consists mainly of an MEM access control part 100, buffers 1-4, a data buffering control part 61 and a data buffering constitution switching part 60. The buffers 1-4 contains input/ output devices A-D and the data buffering function required in a DMA transfer mode of MEM. The part 100 performs the access conflict control and the MEM access control through the buffer 1-4 and a microprocessor part 62. The part 60 receives the presence/absence information on connection of input/output devices as well as the data buffer constitution information from a system supervisory unit SVP through scan-in and performs change over of selectors 11-14 and control of drivers 21-24. Then the part 61 controls the buffers 1-4 and drivers 31-34 respectively.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置の入出力制御装置く関し、特に、
ＤＭＡ転送用のデータバッファ構成に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an input/output control device for an information processing device, and in particular,
This relates to a data buffer configuration for DMA transfer.

従来の技術 従来、この種の入出力制御装置は、入出力装置と主記憶
装置ｃ以下ＭＫＭと略記する）との間でＤＭＡ転送によ
りデータ転送を行い、データ転送系路にデータバッファ
を設け、ＣＰＵ又は複数入出力制御装置からの東Ｍアク
セス競合知よるＭＥＭアクセス待ち時間の吸収又は入出
力制御装置に接続する入出力装置の同時動作によるＭＥ
Ｍアクセス競合待ち時間の吸収又はマイクロプロセッサ
処理時間遅れの吸収等を行い、データ転送に於けるオー
バラン、アングランの防止を行なっている。Conventional technology Conventionally, this type of input/output control device transfers data between the input/output device and the main memory (hereinafter abbreviated as MKM) by DMA transfer, and provides a data buffer in the data transfer path. ME by absorbing MEM access waiting time through knowledge of TOM access contention from the CPU or multiple input/output control devices, or by simultaneous operation of input/output devices connected to the input/output control device.
It absorbs M access contention waiting time or microprocessor processing time delay, and prevents overruns and unruns in data transfer.

発明が解決しようとする問題点 上述した従来の入出力制御装置は、データ転送系路に接
続する入出力装置の転送速度に応じたデータバッファ長
又は将来、接続する予定の高速入出力装置を想定した余
裕のあるデータバッファ長を有していたので、システム
構成により変化する多種類の入出力装置を接続する場合
に制限を設けるとか、金物量が大きくなるという欠点が
ある。Problems to be Solved by the Invention The conventional input/output control device described above assumes a data buffer length that corresponds to the transfer speed of the input/output device connected to the data transfer path, or a high-speed input/output device that is scheduled to be connected in the future. However, since it has a data buffer length with a sufficient margin, there are drawbacks such as restrictions when connecting various types of input/output devices that vary depending on the system configuration, and the amount of hardware required.

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and
SUMMARY OF THE INVENTION It is therefore an object of the present invention to overcome the above-mentioned drawbacks inherent in the prior art.

問題点を解決するための手段 上記目的を達成する為に、本発明に係る入出力制御装置
は、主記憶装置と入出力装置間にあり、主記憶装置と入
出力装置間のデータ転送をＤＭＡで行なう入出力制御装
置に於いて、複数の入出力装置アダプタと、該入出力装
置アダプタに対応するデータ転送系路毎の複数個のデー
タバッファリング手段と、該複数個のデータバッファリ
ング手段の一部又は全部の結合指示を行うデータバッフ
ァリング構成切換手段と、該データバッファリング構成
切換手段にデータバッファリング構成情報を植付けるデ
ータバッファリング構成情報植付手段と、データバッフ
ァリング結合時のデータバッファリング制御を行う結合
データバッファリング制御手段とを具備して構成される
。Means for Solving the Problems In order to achieve the above object, an input/output control device according to the present invention is provided between a main storage device and an input/output device, and uses DMA to transfer data between the main storage device and the input/output device. In an input/output control device operated in data buffering configuration switching means for instructing a part or all of the combination; data buffering configuration information planting means for planting data buffering configuration information in the data buffering configuration switching means; and combined data buffering control means for controlling buffering.

即ち本楯明の入出力制御装置は、入出力装置アダプタに
接続する入出力装置の構成に従い、データバッファリン
グ構成情報植付手段によりデータバッファリング構成切
換手段にデータバッファリング構成情報を書込みデータ
バッファリング手段の結合／分離を行える構成にされて
いる。That is, the input/output control device of this shield writes data buffering configuration information to the data buffering configuration switching unit by the data buffering configuration information planting unit according to the configuration of the input/output device connected to the input/output device adapter, and switches the data buffering. The configuration is such that the means can be combined/separated.

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.

第１図は本発明の一実施例を示すブロック構成図である
。ｆＪ／図に２いて、本発明に係る入出力制御装置は、
マイクロプロセッサ部６コとＤＭＡ転送制御部６ｊから
構成され、ＤＭＡ転送制御部６Ｓは、ＭＥＭアクセス制
御部ｌＯθと、バッファｌ−ダ及びデータバッファリン
グ制御部６／と、データバッファリング構成切換部６０
の主な機能から構成されている。FIG. 1 is a block diagram showing one embodiment of the present invention. fJ/2 in Figure 2, the input/output control device according to the present invention is
The DMA transfer control section 6S is composed of a microprocessor section 6 and a DMA transfer control section 6j.
It consists of the main functions of

バックァｌ−ダはそれぞれ入出力装置Ａ−ＤとＭＥＭの
ＤＭＡ転送時のデータバッファリング機能を有し、ＭＥ
Ｍアクセス制御部１００はバッファｌ−弘ならびにマイ
クロプロセッサ部６コからのアクセス競合制御並びにＭ
ＥＭアクセス制御を行なっている。データバッファリン
グ構成切換部６θは、システム監視装置（ＳＶＰ　）か
らスキャンインによりデータバッファ構成情報及び入出
力装置の接続有無情報を植付けられ、セレクタ／／　−
／＄の切換並びにドライバコｌ〜評の制御を行なってい
る。データバッファリング制御部６／はバッファｌ−弘
及びドライバ３ノ〜３ダの制御を行なっている。Each backer has a data buffering function during DMA transfer between input/output devices A-D and MEM.
The M access control unit 100 controls access contention from the buffer L-Hiro and the six microprocessor units, and controls the M access control unit 100.
Performs EM access control. The data buffering configuration switching unit 6θ is populated with data buffer configuration information and input/output device connection/non-connection information by scan-in from the system monitoring device (SVP), and selector//-
/$ switching and control of the driver voltage. The data buffering control section 6/ controls the buffer l-hiro and the drivers 3-3.

ここで、データバッファリング構成変更を行なってＤＭ
Ａ転送を行う場合の一例を示す。バックァｌ〜コを結合
し、入出力装置ＡとＭＥＭとでＤＭＡ転送を行う例を示
す。システム監視装置（ＳＶＰ　）からデータバッファ
リング構成切換部６Ｑに対してパック７７〜コの結合指
示及び入出力装置Ａ接続指示を入力する。ＭＥＭから入
出力袋＃Ａへの０ＵＴＰＵＴ転送時忙はセレクタ／／に
データ線１３コを選択させセレクタ１２にバス／１０を
選択させる。入出力装置ＡからＭＥＭへのＩＮＰＵＴ転
送時にはセレクタｌ／にデータ線／４ｍ／を選択させ、
セレクタ／コにデータ線／３／を選択させる。Here, change the data buffering configuration and DM
An example of A transfer is shown below. An example will be shown in which backups I to I are combined and DMA transfer is performed between input/output device A and MEM. An instruction to combine packs 77 to 77 and an instruction to connect input/output device A are input from the system monitoring device (SVP) to data buffering configuration switching unit 6Q. When 0UTPUT is being transferred from MEM to input/output bag #A, selector // selects data line 13 and selector 12 selects bus /10. When transferring INPUT from input/output device A to MEM, select data line /4m/ by selector l/,
Make the selector /k select the data line /3/.

以上の構成にすることにより、バッファｌとバッフアコ
が入出力装置Ａの１個のバッファとじて利用することが
出来る。バッファリング制御部６１はＭＥＭから入出力
装置Ａへの０ＵＴＰＵＴ　転送ではＭＥＭアクセス制御
部１００からの転送データをパス／１０を介してバッフ
アコに取込み、データ線／３コを介してバッファ／に取
込み、バッファｌの転送データをドライバ３１を介して
入出力装置間へデータを送出する。さらに、入出力装置
ＡからＭＫＭへの゛ＩＮＰＵＴ転送ではレシーバダ／の
出力データをバッファ／に取込み、さらにデータ線／３
／を介してバッフアコに取込み、データ線／Ｊコを介し
てＭＥＭアクセス制御部１００にバッフアコのデータな
送出要求する。With the above configuration, buffer l and buffer ako can be used as one buffer of input/output device A. In the 0UTPUT transfer from the MEM to the input/output device A, the buffering control unit 61 takes in the transfer data from the MEM access control unit 100 to the buffer Aco via the path /10, takes it in to the buffer / via the data line /3, The transfer data in the buffer l is sent out between the input and output devices via the driver 31. Furthermore, in the INPUT transfer from the input/output device A to the MKM, the output data of the receiver/ is taken into the buffer/, and then the data line/3
The data is taken into the buffer via the /J line, and a request is made to the MEM access control unit 100 to send the data from the buffer via the data line /J.

なお、本実施例では１個のバッファの結合例を示したが
、３個以上のバッファ結合方式も同様に実現出来ること
は明白であ）、本実施例で示したデータバッファリング
構成切換部へのデータバッファ構成情報及び入出力装置
接続有無情報の植付けをマイクロ命令又はＤＩＰ　ＳＷ
等り目実現出来ることも同様に明白である。Although this embodiment shows an example of combining one buffer, it is obvious that a method of combining three or more buffers can be realized in the same way). The data buffer configuration information and input/output device connection information are planted using micro instructions or DIP SW.
It is equally obvious that equidistant realizations are possible.

発明の効果 以上説明したように１本発明によれば、バッファを結合
／分離させられる構成忙することにより。Effects of the Invention As explained above, one aspect of the present invention is that the buffers are configured to be combined/separated.

少数の高速入出力装置の制御あるいは多数の低速入出力
装置の制御等、システム構成によシ変化する多種類の入
出力装置を制御出来る少い金物量の入出力制御装置を提
供できる効果が得られる。It is possible to provide an input/output control device with a small amount of hardware that can control many types of input/output devices that vary depending on the system configuration, such as control of a small number of high-speed input/output devices or control of a large number of low-speed input/output devices. It will be done.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック構成図である
。FIG. 1 is a block diagram showing one embodiment of the present invention.

Claims (1)

【特許請求の範囲】[Claims] 主記憶装置と入出力装置間にあり、主記憶装置と入出力
装置間のデータ転送をＤＭＡで行なう入出力制御装置に
於いて、複数の入出力装置アダプタと、該入出力装置ア
ダプタに対応するデータ転送系路毎の複数個のデータバ
ッファリング手段と、該複数個のデータバッファリング
手段の一部又は全部の結合指示を行うデータバッファリ
ング構成切換手段と、該データバッファリング構成切換
手段にデータバッファリング構成情報を植付けるデータ
バッファリング構成情報植付手段と、データバッファリ
ング結合時のデータバッファリング制御を行う結合デー
タバッファリング制御手段とを具備することを特徴とし
た入出力制御装置。In an input/output control device that is located between the main storage device and the input/output device and performs data transfer between the main storage device and the input/output device using DMA, it supports multiple input/output device adapters and the input/output device adapter. A plurality of data buffering means for each data transfer path, a data buffering configuration switching means for instructing to combine some or all of the plurality of data buffering means, and a 1. An input/output control device comprising: data buffering configuration information planting means for planting buffering configuration information; and combined data buffering control means for controlling data buffering when data buffering is combined.
JP19455985A 1985-09-03 1985-09-03 Input and output controller Pending JPS6255749A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19455985A JPS6255749A (en) 1985-09-03 1985-09-03 Input and output controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19455985A JPS6255749A (en) 1985-09-03 1985-09-03 Input and output controller

Publications (1)

Publication Number Publication Date
JPS6255749A true JPS6255749A (en) 1987-03-11

Family

ID=16326544

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19455985A Pending JPS6255749A (en) 1985-09-03 1985-09-03 Input and output controller

Country Status (1)

Country Link
JP (1) JPS6255749A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500496A (en) * 2004-05-28 2008-01-10 エイヴイ・インターナショナル・コーポレイション Damper device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500496A (en) * 2004-05-28 2008-01-10 エイヴイ・インターナショナル・コーポレイション Damper device
JP4944017B2 (en) * 2004-05-28 2012-05-30 エイヴイ・インターナショナル・コーポレイション Damper device

Similar Documents

Publication Publication Date Title
JP2770603B2 (en) Parallel computer
EP2116938B1 (en) Operation apparatus and control method
US20060010260A1 (en) Direct memory access (DMA) controller and bus structure in a master/slave system
JPS6255749A (en) Input and output controller
JPS62182857A (en) Input and output controller
JPH01191967A (en) Data communication processing system
JP3268347B2 (en) Bus connection control system
JPH09114776A (en) Data transmission system
JPH09261226A (en) Programmable controller
JPH03116350A (en) Bus structure for data transfer
JPH0282342A (en) Data communication equipment
JP4231633B2 (en) External storage system
JPH0276054A (en) Bus control system
JPS62181551A (en) Gate way device
JPH04101260A (en) Bus controlling system
JP2881234B2 (en) Loosely coupled multiprocessor system
JPS635455A (en) Bus connection system
JPH02278361A (en) Change-over type multi-channel dma controller
JPH0235844A (en) Control system
JPH0294940A (en) Communication control equipment
JPH0427243A (en) Atm cell concentrating system
JPH0294941A (en) Communication control equipment
JPH10307803A (en) Real time communication system in parallel distribution control
JPS62297960A (en) Data transfer system
JPS61166670A (en) Bus switching system for service processor