JPS6255747B2 - - Google Patents
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- JPS6255747B2 JPS6255747B2 JP55101575A JP10157580A JPS6255747B2 JP S6255747 B2 JPS6255747 B2 JP S6255747B2 JP 55101575 A JP55101575 A JP 55101575A JP 10157580 A JP10157580 A JP 10157580A JP S6255747 B2 JPS6255747 B2 JP S6255747B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は真のフレームパターンを受信している
ときそれを見逃すことのない分散型フレーム同期
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a distributed frame synchronization scheme that does not miss a true frame pattern when it is being received.
デイジタルデータ通信においては分散型フレー
ムパターンを使用することが多い。例えば第１図
に示すようにデータ通信信号列ｍビツトについて
１個のフレームビツトFBを挿入し（ハツチング
の部分）、ｎ個のフレームビツト（即ち信号列で
はｍ×ｎビツト）により１フレームパターンを得
るとしたとき、１フレームパターンができるのは
何処のビツトからｎ個取出したら良いか直ちには
判断できない。そこで受信側フレーム同期回路と
しては第２図のように構成して判断する。受信信
号からデータ信号列取出回路DSを経て同期パル
ス抽出回路SPにおいて前述のフレームビツトFB
と仮定したビツト列を１フレーム分並べ、照合回
路CLTにおいて照合する。フレームパターン設
定回路FPSにより予め設定しておいた正規の１フ
レームパターン信号と前記仮定のビツト列とを照
合し、一致したら同期保護回路SHに印加し、そ
の出力はデータ信号処理回路DPにおいてデータ
信号列の処理制御に使用され所定のデータ信号
DTSを得る。若し照合回路CLTにおいて一致が
とれないときは、他の位相でビツト列を再び取込
み照合をとる。この照合一致がとれるまで照合回
路の判定動作を続けることを後方保護と云い、一
致がとれた後同期外れが起つていないかどうか監
視するため照合判定を続けることを前方保護とい
う。この場合フレームパターンはデータ信号列の
中に分散して存在するから分散型フレームパター
ンと称している。照合の方法は従来逐次比較法が
多く使用されている。これは前記フレームビツト
と仮定した信号に対して受信と同時に１ビツトず
つ順次にフレームパターン設定回路FBSのパター
ンと比較する方法である。しかしこの方法では受
信ビツト列のフレームパターンの当初位相と所定
のフレームパターンのフレーム位相が一致してい
ない状態で比較照合を行なうと、真のフレームパ
ターン信号列を受信しているにも拘らず、正当で
はないと判定をするため、同期回復時間が長くな
り易い。特にフレームパターンを構成するビツト
数を大きくして、フレームパターン以外の通信デ
ータがフレームパターンに化ける確率を小さく
し、疑似同期による損失を少なくすることを意図
しても位相の一致する可能性が小さくなつて、同
期が回復できるまでには更に長時間を要するとい
う欠点があつた。 Digital data communications often use distributed frame patterns. For example, as shown in Fig. 1, one frame bit FB is inserted for each m-bit data communication signal string (the hatched part), and one frame pattern is formed by n frame bits (that is, m×n bits in the signal string). When we try to obtain n bits, we cannot immediately judge from which bits we should extract n bits to form one frame pattern. Therefore, the frame synchronization circuit on the receiving side is configured as shown in FIG. 2 for determination. From the received signal, the data signal string extraction circuit DS passes through the synchronization pulse extraction circuit SP to the frame bit FB described above.
The bit string assumed as follows is arranged for one frame and compared in the matching circuit CLT. The normal one-frame pattern signal set in advance by the frame pattern setting circuit FPS is compared with the hypothetical bit string, and if they match, it is applied to the synchronization protection circuit SH, and its output is sent to the data signal processing circuit DP as a data signal. Predetermined data signals used to control column processing
Get DTS. If matching cannot be achieved in the matching circuit CLT, the bit string is taken in again at another phase and matching is performed. Continuing the determination operation of the collation circuit until a match is achieved is called backward protection, and continuing the verification operation to monitor whether synchronization has occurred after a match is achieved is called forward protection. In this case, the frame pattern exists dispersedly within the data signal sequence, so it is called a distributed frame pattern. Conventionally, the successive approximation method is often used as a matching method. This is a method in which a signal assumed to be a frame bit is sequentially compared bit by bit with the pattern of the frame pattern setting circuit FBS at the same time as it is received. However, in this method, if comparison and matching are performed when the initial phase of the frame pattern of the received bit string and the frame phase of the predetermined frame pattern do not match, even though the true frame pattern signal string is being received, Since it is determined that it is not valid, the synchronization recovery time tends to be long. In particular, even if you intend to increase the number of bits that make up a frame pattern to reduce the probability that communication data other than the frame pattern will become a frame pattern and reduce the loss due to pseudo synchronization, the possibility that the phases will match is small. However, the disadvantage was that it took a longer time to regain synchronization.
本発明の目的は前述の欠点を改善し、真のフレ
ームパターンを受信しているときはそれを見逃す
ことなく、短時間に同期回復の可能な分散型フレ
ーム同期方式を提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a distributed frame synchronization method which can improve synchronization in a short period of time without missing the true frame pattern when it is being received.
以下図面に示す本発明の実施例について説明す
る。第３図は本発明の実施例として第２図中の同
期パルス抽出の部分を具体的に示すブロツク図
で、第４図は第３図の動作説明図である。受信デ
ータ列の周波数をとすると第４図Ａにおいて１
ビツト周期は１／であり、このとき周波数／ｍの
クロツクCL１を使い、セレクタSEJ０，SEL１
の選択によりｎビツトシフトレジスタSRにｎ個
のフレームパターン列が順次入力し蓄積されて行
く、クロツクCL１がｎ個入つたとき１フレーム
パターンSRO0〜SROo-1ができているから照合回
路CLTにおいて、フレームパターン設定回路
FPSの出力パターンFPO0〜FPOo-1と最初の照合
を行なう。今シフトレジスタSRに入力されたフ
レームパターン
SROの６ビツトが
011011
であるとし、フレームパターン設定回路FPSのパ
ターンが
110110
であれば最初の照合において一致しない。ここで
セレクタSEL１，セレクタSEL０を切換え周波数
ｎの高速クロツクCLOをシフトレジスタSRに
印加してSRO0〜SROo-1のビツト配列を変化さ
せ、例えばビツト列の最後の“１”を頭に持つて
来る。そのためシフトレジスタSRの出力ビツト
列は
101101
となつて、これについて２回目の照合を行なう。
このときも一致しない。そのため高速クロツク
CLOの次の印加によりシフトレジスタSRの出力
は
110110
となるから、３回目の照合により一致する。そし
てフリツプフロツプFFをセツトし、同期保護回
路を動作させる。なおTMはタイミング発生回路
を示している。照合が何回も一致しないとき、高
速クロツクCLOの印加は（ｎ−１）回繰返さ
れ、フレームパターン・ビツトの順序は１巡した
ことになる。第４図Ｂに示すCLOの部分はこの
状態を示している。若しこの１巡によつても一致
しないときは、セレクタSEL０，SEL１を切換
え、受信データ列の次のビツト位相を第４図Ｂの
右下りハツチングのようにシフトレジスタSRへ
取込んで行く。ｎ個揃つたとき照合を行なつて見
る。 Embodiments of the present invention shown in the drawings will be described below. FIG. 3 is a block diagram specifically showing the synchronous pulse extraction part in FIG. 2 as an embodiment of the present invention, and FIG. 4 is an explanatory diagram of the operation of FIG. 3. The frequency of the received data string is 1 in Fig. 4A.
The bit period is 1/, and at this time, using clock CL1 with frequency/m, selectors SEJ0, SEL1
By selecting n-bit shift register SR, n frame pattern strings are sequentially input and accumulated. When n clocks CL1 are input, one frame pattern SRO 0 to SRO o-1 is created, so matching circuit CLT In the frame pattern setting circuit
The first comparison is made with the FPS output patterns FPO 0 to FPO o-1 . Assuming that the 6 bits of the frame pattern SRO input to the shift register SR are 011011, and the pattern of the frame pattern setting circuit FPS is 110110, there will be no match in the first comparison. Here, selector SEL1 and selector SEL0 are switched and high-speed clock CLO of frequency n is applied to shift register SR to change the bit arrangement of SRO 0 to SRO o-1 , for example, starting with the last "1" of the bit string. I'm coming. Therefore, the output bit string of the shift register SR becomes 101101, and a second verification is performed on this bit string.
This time too, they do not match. Therefore, high-speed clock
With the next application of CLO, the output of the shift register SR becomes 110110, so they match after the third verification. Then, the flip-flop FF is set and the synchronization protection circuit is activated. Note that TM indicates a timing generation circuit. If the matches do not match many times, the application of the high speed clock CLO is repeated (n-1) times and the frame pattern bit order has completed one cycle. The CLO portion shown in FIG. 4B shows this state. If they do not match even after this round, selectors SEL0 and SEL1 are switched, and the next bit phase of the received data string is taken into the shift register SR as indicated by the downward hatching in FIG. 4B. When n pieces are collected, check and check.
以上は受信信号から得たフレームパターンにつ
いてビツトの時間的順序を変更した場合について
説明したが、フレームパターン設定回路FPSの出
力の順序を同様に急速変更させて照合することも
できる。 Although the case where the temporal order of bits is changed in the frame pattern obtained from the received signal has been described above, it is also possible to rapidly change the order of the outputs of the frame pattern setting circuit FPS for verification.
このようにして本発明によると、フレームパタ
ーン信号を取込み始めてから照合が終るまでに１
フレーム分の時間を要するが、照合の繰返しは極
めて短時間の動作であるから、真のフレームパタ
ーンを受信しているときには必ず一致があつて同
期が回復する。若し当初の動作において一致がと
れなかつたときはすぐ次のビツト列を探すため同
期回復時間短縮の効果が大である。特に１フレー
ムパターンのビツト数を大として、疑似同期によ
る処理ミスをなくそうとする場合も、ビツト数の
多少に関係なく照合が進められるので極めて効果
的な且つ経済的な同期方式が得られている。 In this way, according to the present invention, it takes only 1
Although it takes a frame's worth of time, the repetition of matching is an extremely short operation, so when a true frame pattern is received, a match is always made and synchronization is restored. If a match is not achieved in the initial operation, the next bit string is immediately searched for, which is very effective in shortening the synchronization recovery time. In particular, when trying to eliminate processing errors due to pseudo synchronization by increasing the number of bits in one frame pattern, an extremely effective and economical synchronization method can be obtained because matching can proceed regardless of the number of bits. There is.
第１図は分散型フレームビツト列の説明図、第
２図はデイジタルデータ通信における受信側フレ
ーム同期回路のブロツク構成図、第３図は本発明
の実施例を示すブロツク構成図、第４図は第３図
の動作説明図である。
FB…フレームビツト、FPS…フレームパター
ン設定回路、SH…同期保護回路、CLT…照合回
路、SEL０，SEL１…セレクタ、SR…シフトレ
ジスタ。
FIG. 1 is an explanatory diagram of a distributed frame bit string, FIG. 2 is a block configuration diagram of a frame synchronization circuit on the receiving side in digital data communication, FIG. 3 is a block configuration diagram showing an embodiment of the present invention, and FIG. FIG. 4 is an explanatory diagram of the operation of FIG. 3; FB...Frame bit, FPS...Frame pattern setting circuit, SH...Synchronization protection circuit, CLT...Verification circuit, SEL0, SEL1...Selector, SR...Shift register.
Claims (1)
挿入されたフレームビツト列を検出してフレーム
同期保護回路への印加信号を得るフレーム同期方
式において、受信信号列からフレームパターンを
構成するビツト数だけ抽出し記憶する装置と、正
規のフレームパターンを設定する装置と、次の受
信フレームパターンの記憶以前に記憶装置または
設定装置出力の何れか一方について信号列の時間
的順序を（１フレームビツト数−１）回だけ変化
させる装置と、該順序を変化させる装置の出力と
前記装置出力の他方とを照合する装置とを具備
し、該照合する装置出力を同期保護回路への印加
信号とすることを特徴とするフレーム同期方式。1 In a frame synchronization method that detects a frame bit string inserted at a predetermined period in a digital data communication signal string and obtains a signal to be applied to a frame synchronization protection circuit, only the number of bits constituting a frame pattern are extracted from the received signal string. The storage device, the device that sets the regular frame pattern, and the time order of the signal string for either the storage device or the setting device output before storing the next received frame pattern (number of bits in one frame - 1) and a device that collates the output of the device that changes the order with the other output of the device, and the output of the device that is collated is used as a signal to be applied to the synchronization protection circuit. Frame synchronization method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157580A JPS5726946A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10157580A JPS5726946A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5726946A JPS5726946A (en) | 1982-02-13 |
| JPS6255747B2 true JPS6255747B2 (en) | 1987-11-20 |
Family
ID=14304188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10157580A Granted JPS5726946A (en) | 1980-07-24 | 1980-07-24 | Frame synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5726946A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2693758B2 (en) * | 1987-01-07 | 1997-12-24 | 日本電気株式会社 | Frame pulse generation method |
-
1980
- 1980-07-24 JP JP10157580A patent/JPS5726946A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5726946A (en) | 1982-02-13 |
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