JPS6253025A - Analog-digital converter - Google Patents

Abstract

PURPOSE:To prevent duplicated selection by an encoder due to the characteristic variation of a comparator train of a parallel A/D converter by adding a logic circuit to the post-stage of the comparator and zeroing the output of the (n+1)-th comparator when the output of the n-th comparator is zero. CONSTITUTION:In impressing a strobe signal to a terminal 9, the comparator 4 is operated and the comparator output in response to the input signal at that time is confirmed. When the delay time of delay circuit 12 is finished, one input to an OR gate 11 is logical '0' and when the output of the AND gate at the lower order by one is logical '0', the output of the OR gate goes to '0' and the output of the AND gate is forcibly logical '0' independently of the output of the comparator. When the '0' output is produced once in this way, even if a '1' output exists again at the high-order, the '0' output is formed sequentially forcibly to prevent automatically the duplicated selection of the encoder.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は動作速度の速い並列形Ａ／Ｄ変換器に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a parallel type A/D converter with high operating speed.

（発明の概要） 本発明は並列形Ａ／Ｄ変換器において、第１の比較器の
判定結果が出力されるタイミング時にその出力がスルー
で後段の回路に伝達され、後段の回路に原第１の比較器
の出力が伝達された後は、隣接する下位の比較器の判定
結果に応じて後段の回路に該第１の比較器の判定結果を
そのまま伝達するか、あるいは、入力電圧が該第１の比
較器の基準電圧より小さいという情報を伝達することに
よって、並列形Ａ／Ｄ変換器の比較器列の特性バラツキ
によって生じるエンコーダの２重選択を防止し、Ｓ／Ｎ
の大幅な劣化を押えた高速な並列形Ａ／Ｄ変換器を提供
することにある。。(Summary of the Invention) The present invention provides a parallel A/D converter in which the output of the first comparator is transmitted through to the subsequent circuit at the timing when the judgment result of the first comparator is output. After the output of the first comparator is transmitted, depending on the determination result of the adjacent lower comparator, the determination result of the first comparator is transmitted as is, or the input voltage is By transmitting information that the voltage is smaller than the reference voltage of the first comparator, double selection of the encoder caused by variations in the characteristics of the comparator array of the parallel A/D converter is prevented, and the S/N
An object of the present invention is to provide a high-speed parallel type A/D converter that suppresses significant deterioration of the A/D converter. .

（従来技術および発明が解決しようとする問題点）従来
の並列形Ａ／Ｄ変換器の構成例を第４図に示す。因にお
いてｌは入力信号端子、２は出力信号端子、３ｉｉ基準
基準発圧回路、４は電圧比較回路、５はＮＯＲゲート、
６はエンコーダ、７は高電位の基準電圧入力端子、８は
低電位の基準電圧入力端子である。分解能がａ　ｂｉｔ
の場合を例にこの従来構成の動作音説明する。基準電圧
発生回路３では、端子７及び８により与えらｎ７を基準
電圧差を等分し、２’−１個の基準電圧を発生する。通
常抵抗ストリングで構成される。端子７及び８で与えら
れる基準電圧をそれぞれｖｒＨ１■ｒＬとすると等分割
され几電圧は（”ｒＨ”ｒＬ　）／　（２”　　１　）
となりこれがこのＡ／Ｄ変換器のＩＬＳＢ　となる。こ
のように、基準電圧発生回路からＩ　ＬＳＢきざみで（
２’−１）個の基準レベルが発生され、それぞれの基準
レベルと入力電圧とを比較するように（２”−１）個の
電圧比較器が接続される。従って、ｖｒＨとｖｒＬとの
間にある入力電圧に対し、（２８−１）個の比較器列の
出力は入力電圧値に応じて、あるところを境にして、端
子７側に近い方は“Ｘｏを端子８に近い方は１１”を出
力する。比較器につづくＮＯＲゲートは、比較器出力の
“Ｘｏと”０”、“１”の境界点でのみ“０”、“１”
を出力するように付加される。(Prior Art and Problems to be Solved by the Invention) An example of the configuration of a conventional parallel A/D converter is shown in FIG. In the equation, l is an input signal terminal, 2 is an output signal terminal, 3ii is a reference voltage generating circuit, 4 is a voltage comparison circuit, 5 is a NOR gate,
6 is an encoder, 7 is a high potential reference voltage input terminal, and 8 is a low potential reference voltage input terminal. resolution is a bit
The operating sound of this conventional configuration will be explained using the case of . The reference voltage generation circuit 3 equally divides the reference voltage difference n7 given by the terminals 7 and 8 to generate 2'-1 reference voltages. Usually consists of a resistor string. If the reference voltages given at terminals 7 and 8 are respectively vrH1■rL, the divided voltage is equally divided ("rH"rL)/(2" 1)
This becomes the ILSB of this A/D converter. In this way, from the reference voltage generation circuit in I LSB increments (
2'-1) reference levels are generated, and (2"-1) voltage comparators are connected to compare each reference level with the input voltage. Therefore, between vrH and vrL For an input voltage at The NOR gate following the comparator outputs “0” and “1” only at the boundary between the comparator output “Xo” and “0” and “1”.
is added to output.

この構成例ではｎ番目のＮＯＲゲートの出力は次式とな
る。In this configuration example, the output of the n-th NOR gate is as follows.

ＱＮＯＲ，ｎ　＝　５＋　Ｃ；ｎ−ｔ　＋ＱＣＯＭＰ、
　ｎ’ｌ゛＝　（１）（ＱＮＯＲ，ｎ；　ｎ　ｔｉ目の
ＮＯＲゲートの出力Ｑ　ＯＯＭＰ、　ｎ　；　ｎ番目の
比較器出力）例えば、ｎ番目よシ下位の比較器出力が”
１゜で（ｎ＋１）番目より上位の比較器出力が“Ｘｏの
場合ｎ番目だけのＮＯＲゲートの出力が”１＃となる。QNOR, n = 5+ C; nt + QCOMP,
n'l゛= (1) (QNOR, n; output of the nti-th NOR gate Q OOMP, n; output of the n-th comparator) For example, the output of the n-th lower comparator is "
At 1°, if the output of the comparator higher than the (n+1)th one is "Xo", the output of only the nth NOR gate becomes "1#".

エンコーダは（２’−１）個ＮＯＲゲートのうちの１個
だけが”１”となるのを検出し、それが何食目のＮＯＲ
ゲートであるかによって２進コードに変換する。通常、
ワイヤードオア回路あるいはＲＯＭから構成される。The encoder detects that only one of the (2'-1) NOR gates is "1", and that is the number of NOR gates.
It is converted into a binary code depending on whether it is a gate or not. usually,
It consists of a wired OR circuit or ROM.

この工うな並列形Ａ／Ｄ変換器において、高速化ケ図ろ
うとした場合、比較器のストローブｊＦｉ”−３のジッ
タあるいは、比較器自体のジッタが大きな問題となる。When attempting to increase the speed of this complicated parallel A/D converter, jitter in the strobe jFi''-3 of the comparator or jitter in the comparator itself poses a major problem.

第５図は比較器のストローブ信号のジッタによる精度劣
化を図示し友もので、図の場合±４　ＬＳＢの誤差を生
じ、実効的に精度が２ピット分劣化することがわかる。FIG. 5 illustrates the deterioration in accuracy due to jitter in the strobe signal of the comparator. In the figure, an error of ±4 LSB occurs, and it can be seen that the accuracy is effectively deteriorated by two pits.

比較器のストローブ信号にジッタがなく理想的に各比較
器に供給式れ之としても、各比較器の特性バラツキによ
って同様の効果がある。比較器間の特性バラツキがある
場合はストローブジッタの場合と異なり、第６図に示す
ように比較器列において一友ん”Ｘｏと判定してもより
上位で“０”、“１”と判定することが生じ得てしまい
、出力が＠０”、“１”となるＮＯＲゲートが複数個生
じてしまう。Even if the strobe signal of the comparator has no jitter and is ideally supplied to each comparator, the same effect will occur due to variations in the characteristics of each comparator. Unlike the case of strobe jitter, when there are variations in characteristics between comparators, as shown in Figure 6, even if one of the comparators in the comparator array determines "Xo", the higher rank determines "0" or "1". This may occur, resulting in a plurality of NOR gates whose outputs are @0" and "1".

この九め、エンコーダの入力が複数個選択されることに
なるので、２進値への変換出力は重複された出力が生じ
大幅なピット飛びを生じ大きな誤差を生じてしまう。こ
の従来例では、ＮＯＲゲートの論理？　（１）式のよう
にし、下位から順に比較器出力が１”、０”、“１”、
゛／″となるのを検出し、”１”を出力するように構成
されており、この問題に対しある程度の対策が施こされ
ている。Ninth, since a plurality of encoder inputs are selected, the output converted to a binary value is duplicated, resulting in large pit jumps and a large error. In this conventional example, the logic of the NOR gate? (1), the comparator outputs are 1", 0", "1",
It is configured to detect the occurrence of ``/'' and output ``1'', and a certain amount of countermeasures have been taken against this problem.

比較器の特性バラツキが顕著となつ几場合には、より下
位の比較器出力’ｋＮＯＲゲート入力とすればよいが、
配線が複数になること、ＮＯＲゲートのファン・インが
多くなることから高速化には不利となる。If the characteristics of the comparator vary significantly, the lower comparator output may be input to the NOR gate.
Since there are a plurality of wiring lines and the fan-in of the NOR gate increases, it is disadvantageous for increasing the speed.

（問題点を解決する友めの手段） 本発明は上記の欠点を改善するために提案されたもので
、並列形Ａ／Ｄ変換器の比較器列の特性バラツキによっ
て生じるエンコーダの２型選択ヶ防止し、Ｓ／Ｈの大幅
な劣化を押えた高速な並列形Ａ／Ｄ変換器を提供するこ
と金目的とする。(Friendly Means for Solving Problems) The present invention was proposed in order to improve the above-mentioned drawbacks. The object of the present invention is to provide a high-speed parallel type A/D converter that prevents the above problems and suppresses significant deterioration of S/H.

本発明は比較器列の特性バラツキによって生じるエンコ
ーダの２重選択を防止する手段として、比較器の後段に
論理回ｗ１を付加し、ｎ番目の比較器出力が“／”とな
った場合に、この比較器の出力により（ｎ＋１）番目の
比較器出力が再び“０”、“１”とならないように強制
的に“／”とするととを最も主要な特徴とする。The present invention adds a logic circuit w1 after the comparator as a means to prevent double selection of the encoder caused by characteristic variations in the comparator array, so that when the nth comparator output becomes "/", The most important feature is that the output of this comparator forces the output of the (n+1)th comparator to be "/" so that it does not become "0" or "1" again.

（実施例） 第１図は本発明の第１の実施例を説明する図であって、
図において１は入力信号端子、２は出力信号端子、３は
基準電圧発生回路、４は電圧比較器、５はＮＯＲゲート
、６はエンコーダ、７は高電位の基準電圧入力端子、８
は低電位の基準電圧入力端子、９はストローブ信号入力
端子、１０はＡＮＤゲート、１１はＯＲゲート、１２は
遅延回路である。(Example) FIG. 1 is a diagram illustrating a first example of the present invention,
In the figure, 1 is an input signal terminal, 2 is an output signal terminal, 3 is a reference voltage generation circuit, 4 is a voltage comparator, 5 is a NOR gate, 6 is an encoder, 7 is a high potential reference voltage input terminal, 8
1 is a low potential reference voltage input terminal, 9 is a strobe signal input terminal, 10 is an AND gate, 11 is an OR gate, and 12 is a delay circuit.

次に動作について説明する。端子９にストローブ信号を
印加すると、比較器４が動作し、その時の入力信号に応
じ九比較器出力が確定する。Next, the operation will be explained. When a strobe signal is applied to the terminal 9, the comparator 4 operates, and the output of the nine comparators is determined according to the input signal at that time.

次だし、ストローブ信号は論理レベルとして“／”レベ
ルのとき比較器が動作するものとする。Assume that the comparator operates when the strobe signal has a logic level of "/".

遅延回路１２により比較器の出力が確定しｔ後もＯＲゲ
ート１１の入力は１＃であるので、比較器の出力はその
ままＡＮＤゲート・１０の出力となる。Since the output of the comparator is determined by the delay circuit 12 and the input of the OR gate 11 is 1# even after t, the output of the comparator becomes the output of the AND gate 10 as it is.

これまでの動作は従来例と全く同一で、ＡＮＤゲート１
０が単純に挿入された形で、比較器の特性バラツキによ
る不良動作は何ら解決されていない。遅延回路Ｕの遅延
時間が経るとＯＲゲー）　１１０１つの入力は１重ｍと
なり、１つ下位のＡＮＤゲートの出力が“ｙ”の場合は
ＯＲゲートの出力は１）ｆ”となり、ＡＮＤゲートの出
力はその比較器の出力のいかんに拘ず強制的に”７″と
なる。このように−たん１１”出力が生じていれば、上
位に再び“１”出力があっても順次強制的に）ｒ出力と
し、エンコーダの２重選択金自動的に防止する動作を行
なう。第２図は、この動作を論理動作で説明するための
図である。（ａ）は比較器出力が正常な場合、（ｂ）ｆ
ｌ“ｙ″出力比較器より上位に２つ連成して“０”、“
１”出力の比較器がある場合、（Ｃ）は＠　ＪＪ／４１
出力の比較器より上位に３つ連続して１１”出力の比較
器がある場合である０〜）の場合は１回の前段からのＯ
Ｒ＋ＡＮＤゲートを通る帰還で、（Ｃ）の場合は２回で
エンコーダの２重選択を廻避することができる。The operation so far is exactly the same as the conventional example, and the AND gate 1
The simple insertion of 0 does not solve the problem of malfunction caused by variations in the characteristics of the comparator. When the delay time of the delay circuit U passes, the OR gate) 110 One input becomes one m, and if the output of the AND gate at the next lower order is "y", the output of the OR gate becomes 1) f", and the output of the AND gate becomes "y". The output will be forced to "7" regardless of the output of the comparator.If -tan11" output is generated in this way, even if there is another "1" output at the upper level, it will be forced to become "7". ) r output, and performs an operation to automatically prevent double selection of the encoder. FIG. 2 is a diagram for explaining this operation using logical operations. (a) when the comparator output is normal, (b) f
l“y” The two above the output comparator are coupled to “0”, “
If there is a comparator with 1” output, (C) is @ JJ/41
If there are three consecutive 11" output comparators above the output comparator (0~), one O from the previous stage
Feedback through the R+AND gate allows double selection of the encoder to be avoided in case (C) with two selections.

第３図はＡＮＤゲート１０．ＯＲゲート１１を実現する
回路例である。（ａ）は具体的回路、伽）は論理回路を
示す。図において１３は高電位の電源端子、　１４は低
電位の電源端子、　１５は抵抗、１６はｎｐｎ　トラン
ジスタであシ、図中の記号は、論理表現の図中の回路図
の湖子と対応をとるために付加したものである。Ｔｒａ
は電流源を構成し、　Ｔｒ１〜Ｔｒｌによる縦づみ回路
でＡＮＤ論理を実現し、Ｔｒ３とＴｒ４およびＴｒＩＩ
Ｋ　ｊすＯＲ論理を構成する。このように、ＡＮＤゲー
トとＯＲゲートはシリーズゲート一段で一体化されて構
成されるので、大きなハード量の増加にはならない。特
に集積回路化する場合には大きなチップ面積の増加とは
ならない。また、動作速度もシリーズゲート１段分でよ
く高速である。FIG. 3 shows AND gate 10. This is an example of a circuit that implements the OR gate 11. (a) shows a concrete circuit, and (a) shows a logic circuit. In the figure, 13 is a high potential power supply terminal, 14 is a low potential power supply terminal, 15 is a resistor, and 16 is an NPN transistor. It was added to remove the Tra
constitutes a current source, realizes AND logic with a vertically stacked circuit of Tr1 to Trl, and Tr3, Tr4 and TrII
K j constructs an OR logic. In this way, the AND gate and the OR gate are integrated into one series gate, so the amount of hardware does not increase significantly. Particularly when integrated circuits are implemented, the chip area does not increase significantly. In addition, the operating speed is as fast as one stage of series gates.

（発明の効果） 以上説明し几ように、本発明によればストローブ信号の
ジッタ、比較器間の動作タイミングのずれによって比較
器列の出力のＩ’ｌ　ｆ）／＃　、　＠　１　＃の変化
点が複数あっても、もつとも下位の変化点より上位の比
較器の出力を強制的に“Ｘ”とするので、エンコードに
おける誤動作を防止することができ、またＳ／Ｎ特性の
大きな劣化を阻止する利点がある。高速化すればする程
、ストローブ信号のジッタ、比較器間の動作タイミング
のずれによるＳ／Ｎ劣化は通常顕著になるが。(Effects of the Invention) As explained above, according to the present invention, changes in I'lf)/#, @1# of the output of the comparator array are caused by jitter of the strobe signal and deviation in operation timing between the comparators. Even if there are multiple points, the output of the higher comparator is forced to be "X" than the lower change point, so malfunctions in encoding can be prevented and significant deterioration of S/N characteristics can be prevented. There are advantages to doing so. As the speed increases, S/N deterioration due to jitter in the strobe signal and deviation in operation timing between comparators usually becomes more significant.

この作用の九めＳ／Ｎ特性の劣化なしに高速化できると
いう効果がある。The ninth effect of this effect is that the speed can be increased without deteriorating the S/N characteristics.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明のＡ／Ｄ変換器の実施例ｔ−説明する図
、第２図は本発明の原理を論理動作で説明する几めの図
、第３図は第１図の実施例のＡＮＤゲート１０．ＯＲゲ
ート１１を実現する回路例、第４因は従来の並列形Ａ／
Ｄ変換器の構成例、第５図はストローブ信号のジッタに
よる誤動作を説明する几めの図、第６図は従来の並列形
Ａ／Ｄ変換器のエンコーディングにおける誤動作全説明
するための図を示す。 １・・・入力信号端子 ２・・・・・出力信号端子 ３・・・・・・基準電圧発生回路 ４・・・・・・比較器 ５・・・・・・ＮＯＲゲート ６・・・・・エンコーダ ７・・・・・・基準′１圧発生回路の高電位の電源端子
８・・・・・・基葉亀圧発生回路の低電位の電源端子９
・・・・・・ストローブ信号端子 ｌＯ・・　・ＡＮＤゲート １１・・・・・ＯＲゲート １２・・・・・遅延回路 １３・・・・・高電位の電源線 １４・・・・・低電位の電源線 １５・・・・・抵抗 １６・・・・・トランジスタ 第　１　図 第２図 第　３図 第４図 第５図 第６図 九軟丞ホ幻 ｎ◆１０Ｏ ｎ・９０ ｎ、８　　０ ｎ、７　　　　　］ ｎ　＋　６　　０ ｎ＋５０ ｎ４４　　　　　］ ｎヤ３１ ｎ、２０ ｎ、１０ ｎ−１１ ｎ−２１ ｎ−３］ ｎ−４１ ＮＯＲけ゛ニドまＬワFIG. 1 is a diagram illustrating an embodiment of the A/D converter of the present invention, FIG. 2 is a detailed diagram explaining the principle of the present invention using logical operations, and FIG. 3 is an embodiment of the embodiment of FIG. 1. AND gate 10. An example of a circuit that realizes the OR gate 11, the fourth factor is the conventional parallel type A/
An example of the configuration of a D converter, FIG. 5 is a detailed diagram to explain malfunctions due to strobe signal jitter, and FIG. 6 is a diagram to fully explain malfunctions in encoding of a conventional parallel A/D converter. . 1... Input signal terminal 2... Output signal terminal 3... Reference voltage generation circuit 4... Comparator 5... NOR gate 6...・Encoder 7...High potential power supply terminal 8 of the reference '1 pressure generation circuit...Low potential power supply terminal 9 of the basal pressure generation circuit
...Strobe signal terminal lO... -AND gate 11...OR gate 12...Delay circuit 13...High potential power supply line 14...Low potential Power supply line 15...Resistor 16...Transistor 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6 n, 7] n+6 0 n+50 n44] nya 31 n, 20 n, 10 n-11 n-21 n-3] n-41

Claims (2)

【特許請求の範囲】[Claims] （１）並列形Ａ／Ｄ変換器において、第１の比較器の判
定結果が出力されるタイミング時にその出力がスルーで
後段の回路に伝達され、後段の回路に該第１の比較器の
出力が伝達された後は、隣接する下位の比較器の判定結
果に応じて後段の回路に該第１の比較器の判定結果をそ
のまま伝達するか、あるいは、入力電圧が該第１の比較
器の基準電圧より小さいという情報を伝達することを特
徴とするＡ／Ｄ変換器。(1) In a parallel A/D converter, at the timing when the judgment result of the first comparator is output, the output is passed through to the subsequent circuit, and the output of the first comparator is transmitted to the subsequent circuit. After the input voltage is transmitted, either the determination result of the first comparator is directly transmitted to the subsequent circuit according to the determination result of the adjacent lower comparator, or the input voltage is An A/D converter that transmits information that the voltage is lower than a reference voltage. （２）並列形Ａ／Ｄ変換器において、比較器列を構成す
る第１の比較器の出力が第１のＡＮＤ／ＮＡＮＤゲート
の第１の入力に接続され、ＮＯＲゲートの出力が該第１
のＡＮＤ／ＮＡＮＤゲートの第２の入力に接続され、該
ＮＯＲゲートの第１の入力が、比較器のストローブ信号
と共通あるいは遅延回路を経て共通に接続され、該ＮＯ
Ｒゲートの第２の入力が、該第１の比較器に隣接する下
位の比較器の出力を入力とするＡＮＤ／ＮＡＮＤゲート
のＡＮＤ出力に接続され、該第１のＡＮＤ／ＮＡＮＤゲ
ートのＮＡＮＤ出力が、比較器列の“０”、“１”の境
界点を判定する３入力ＮＯＲゲート等の回路に接続され
ている構成を、比較器列の全ての比較器について有する
ことを特徴とする特許請求の範囲第１項記載のＡ／Ｄ変
換器。(2) In a parallel A/D converter, the output of the first comparator constituting the comparator array is connected to the first input of the first AND/NAND gate, and the output of the NOR gate is connected to the first input of the first AND/NAND gate.
The first input of the NOR gate is connected to the strobe signal of the comparator in common or through a delay circuit;
A second input of the R gate is connected to an AND output of an AND/NAND gate whose input is the output of a lower comparator adjacent to the first comparator, and the NAND output of the first AND/NAND gate is connected to the AND output of the first AND/NAND gate. is characterized in that all the comparators in the comparator array have a configuration in which they are connected to a circuit such as a 3-input NOR gate that determines the boundary point between "0" and "1" in the comparator array. An A/D converter according to claim 1.