JPS6252621A - Timing clock generator - Google Patents

Abstract

PURPOSE:To halve the period of a timing clock compared with the case where one timing generator is used by employing two timing generators. CONSTITUTION:A counter 12 and the inner counter 21 of the timing generator 10 act due to the same basic clock TS, whereas the inner counter 25 of the timing generator 21 acts due to the reverse phase of the basic clock. When an asynchronizing scan clock PSiCLK is inputted with each counter acting due to the basic clock, an FF 15 is set. FFs 16 and 17 are set when a decoder 13 stands at four and one, respectively. Said clock turns out to be a synchronizing scan clock SiCLK, and supplied to the timing generators 19 and 20. When the scan clock SiCLK is inputted, an FF 24 is set. After the 1/2 period of the basic clock TS, an FF 28 is set, and the timing generators 19 and 20 start activation.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はタイミンククロック発生装置に係り。[Detailed description of the invention] [Field of application of the invention] The present invention relates to a timing clock generator.

特に複数のタイ、ミンククロックを使用する電子機器に
好適な高速のタイミングクロックを発生するタイミング
クロック発生装置に関する。In particular, the present invention relates to a timing clock generation device that generates a high-speed timing clock suitable for electronic equipment that uses a plurality of tie and mink clocks.

〔発明の背景〕[Background of the invention]

従来のタイミングクロック発生装置では、例えばＣＱ出
版社発行渡部弘之著　「コンピュータ設計技術〔ｌ〕」
の１５６〜１５７頁に記録の如く。In the conventional timing clock generator, for example, "Computer Design Technology [l]" by Hiroyuki Watabe, published by CQ Publishing Co., Ltd.
As recorded on pages 156-157.

リングカウンタにより基準周波数及びその逆極性を用い
て多相タイミングパルスを発生させている。A ring counter generates multiphase timing pulses using a reference frequency and its opposite polarity.

しかし、リングカウンタを構成するブリップフロップの
速度は基準周波数の２倍よりも高速に応答する必要があ
り、高速マシンサイクルの多相クロックを提供する場合
には限界がある。However, the speed of the flip-flops constituting the ring counter must respond faster than twice the reference frequency, and there is a limit to providing a multiphase clock with a high-speed machine cycle.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、従来のタイミングクロック発生装置に
使用するフリッププロップの動作速度限界により制限さ
れるタイミングクロックの高速化を図ることにある。An object of the present invention is to increase the speed of a timing clock, which is limited by the operating speed limit of a flip-flop used in a conventional timing clock generator.

〔発明の概要〕[Summary of the invention]

本発明は、タイミングジェネレータの各相の位相差が基
本クロックの１周期に相当すること、及び基本クロック
がデユーティ５０％であることに着目し、タイミングジ
ェネレータを２台用意して。The present invention focuses on the fact that the phase difference between each phase of the timing generator corresponds to one period of the basic clock, and that the basic clock has a duty of 50%, and prepares two timing generators.

１台に基本クロック、他の１台に基本クロックの逆相を
入力することで、２台のタイミングジェネレータ間のタ
イミングクロックの位相差を基本クロックの１／２周期
とする。さらに、このとき前者のタイミングジェネレー
タのタイミングクロックで１／２マシンサイクルの位相
差を持ったタイミングクロック同士をＯＲし、これを偶
数相タイミングクロックとする。また、後者のタイミン
グジェネレータのタイミングクロックで１／２マシンサ
イクルの位相差を持ったタイミングクロック同士をＯＲ
Ｌ０、これを奇数相タイミングクロックとするゆ偶数相
タイミングクロックと奇数相タイミングクロックを合わ
せることにより、従来の１台のタイミングジェネレータ
のタイミングクロックと比較して、１／２のマシンサイ
クル、同一相数のタイミングクロックを得ることができ
る、〔発明の実施例〕 以下１本発明の一実施例を第１図乃至第３図を用いて詳
細に説明する。By inputting the basic clock to one generator and the opposite phase of the basic clock to the other, the phase difference between the timing clocks between the two timing generators is set to 1/2 period of the basic clock. Furthermore, at this time, timing clocks having a phase difference of 1/2 machine cycle are ORed with each other using the timing clock of the former timing generator, and this is set as an even-phase timing clock. Also, using the timing clock of the latter timing generator, OR the timing clocks that have a phase difference of 1/2 machine cycle.
By combining the even and odd phase timing clocks, L0 is used as the odd phase timing clock. Compared to the conventional timing clock of one timing generator, 1/2 the machine cycle and the same number of phases can be achieved by combining the even and odd phase timing clocks. [Embodiment of the Invention] One embodiment of the present invention will be described in detail below with reference to FIGS. 1 to 3.

第１図は本発明の一実施例の構成を示す。これは、基本
クロックＴＳにより８相クロツクＴＩＯ〜Ｔ１７を発生
するタイミングジェネレータ１、基本クロックの反転信
号により８相クロツクＴ２０〜Ｔ２７を発生するタイミ
ングジェネレータ２、各タイミングジェネレータの出力
をＯＲするＯＲ回路４〜１１．及び基本クロックのバッ
ファ回路３から成る。FIG. 1 shows the configuration of an embodiment of the present invention. This consists of a timing generator 1 that generates 8-phase clocks TIO to T17 based on the basic clock TS, a timing generator 2 that generates 8-phase clocks T20 to T27 based on an inverted signal of the basic clock, and an OR circuit 4 that ORs the outputs of each timing generator. ~11. and a basic clock buffer circuit 3.

第２図はタイミングジェネレータ同期化回路を示す、ニ
ジで、１２〜１８は２台のタイミングジェネレータのス
タート、ストップを同期化する回路であり、１２は３ビ
ツトカウンタ、１３はデコーダ、１４はバッファ回路、
１５〜１７はブリップフロップ、１８はＡＮＤ回路を示
している。１９はタイミングジェネレータ１．２１〜２
４はタイミングジェネレータ１のスタート、ストップ回
路で、２１は３ビツトカウンタ、２２はデコーダ、２３
と２４はスリッププロップを示している。同様に、２０
はタイミングジェネレータ２，２５〜２８はタイミング
ジェネレータ２のスタート、ストップ回路で、２５は３
ビツトカウンタ、２６はデコーダ、２７と２８はフリッ
プフロップを示している。Fig. 2 shows the timing generator synchronization circuit. 12 to 18 are circuits that synchronize the start and stop of the two timing generators, 12 is a 3-bit counter, 13 is a decoder, and 14 is a buffer circuit. ,
15 to 17 are flip-flops, and 18 is an AND circuit. 19 is timing generator 1.21-2
4 is a start and stop circuit of timing generator 1, 21 is a 3-bit counter, 22 is a decoder, 23
and 24 indicate a slip prop. Similarly, 20
is the timing generator 2, 25 to 28 are the start and stop circuits of the timing generator 2, and 25 is the timing generator 3.
A bit counter, 26 a decoder, and 27 and 28 flip-flops.

第３図は第２図の回路各点の波形を示したものである。FIG. 3 shows waveforms at various points in the circuit shown in FIG.

ＣＮＴはデコーダ１３のデコード結果を示し、ＣＮＴｌ
はデコーダ２２のデコード結果を示し、ＣＮＴ２はデコ
ーダ２６のデコード結果を示す。ＴＩＯ〜Ｔ１７はタイ
ミングジェネレータ１のタイミングクロック波形、Ｔ２
０〜Ｔ２７はタイミングジェネレータ２のタイミングク
ロック波形を示す。CNT indicates the decoding result of the decoder 13, and CNTl
indicates the decoding result of the decoder 22, and CNT2 indicates the decoding result of the decoder 26. TIO~T17 is the timing clock waveform of timing generator 1, T2
0 to T27 indicate timing clock waveforms of the timing generator 2.

第１図において、基本クロックが入力されると。In FIG. 1, when a basic clock is input.

タイミングジェネレータ１はクロックＴＳに対してＴＩ
Ｏ〜Ｔ１７、タイミングジェネレータ２はクロックＴＳ
の反転信号ＴＳに対してＴ２０〜Ｔ２７の各８相タイミ
ングクロックを発生する。この場合、タイミングジェネ
レータ２の基本クロックＴＳは、タイミングジェネレー
タ１の基本クロックＴＳに比較して、基本クロックの１
／２周期だけ遅れているので、Ｔ２０〜Ｔ２７の位相は
。Timing generator 1 has TI with respect to clock TS.
O~T17, timing generator 2 is clock TS
8-phase timing clocks T20 to T27 are generated for each inverted signal TS. In this case, the basic clock TS of the timing generator 2 is one of the basic clocks compared to the basic clock TS of the timing generator 1.
Since the delay is by /2 periods, the phase of T20 to T27 is.

ＴＩＯ〜Ｔ１７に比べて基本クロックの１７２周期遅れ
る。各タイミングジェネレータ１．２の出力は、ＯＲ回
路４〜１１によりＯＲし、この結果をＴｏ−Ｔ７とする
。It is delayed by 172 cycles of the basic clock compared to TIO to T17. The outputs of each timing generator 1.2 are ORed by OR circuits 4 to 11, and the result is set as To-T7.

第１図のＴＯ〜Ｔ７のクロック波形から明らかなように
、タイミングジェネレータ１の出力Ｔ１０〜Ｔ１７と、
タイミングジェネレータ２の出力Ｔ２０〜Ｔ２７を１周
期合成することで、８相タイミングクロック２周期を得
ることができる。As is clear from the clock waveforms TO to T7 in FIG. 1, the outputs T10 to T17 of the timing generator 1,
By combining the outputs T20 to T27 of the timing generator 2 for one cycle, two cycles of the eight-phase timing clock can be obtained.

第２図は、タイミングジェネレータ１とタイミングジェ
ネレータ２を同期してスタートさせ、Ｔ１０、Ｔ２０．
Ｔｌ　１．Ｔ２１〜Ｔ１７．、Ｔ２７の順序でタイミン
グクロックを出力、または停止させる回路である。In FIG. 2, timing generator 1 and timing generator 2 are started synchronously and T10, T20 .
Tl 1. T21-T17. , T27. This circuit outputs or stops the timing clock in the order of T27.

カウンタ１２とタイミングジェネレータ１の内部カウン
タ２１は、同一の基本クロックＴＳで動作し、タイミン
グジェネレータ２の内部カウンタ２５は、基本クロック
の逆相〒１で動作する。The counter 12 and the internal counter 21 of the timing generator 1 operate with the same basic clock TS, and the internal counter 25 of the timing generator 2 operates with the opposite phase of the basic clock 〒1.

この回路の動作は、基本クロックにより各カウンタが動
作している状態で、非同期スキャンクロックＰＳ　１Ｃ
ＬＫが入力すると、フリップフロップ１５がセットされ
、デコーダ１３が４のとき。The operation of this circuit is such that each counter is operated by the basic clock, and the asynchronous scan clock PS 1C
When LK is input, flip-flop 15 is set and decoder 13 is 4.

フリップフロップ１６にセットされ、デコーダ１３が１
のとき、フリップフロップ１７にセラｌ−され、これが
同期化スキャンクロック５ｉＣＬＫとなり、各タイミン
グジェネレータに供給される。It is set in the flip-flop 16, and the decoder 13 is set to 1.
At this time, the signal is outputted to the flip-flop 17, and this becomes the synchronized scan clock 5iCLK, which is supplied to each timing generator.

各タイミングジェネレータのスタート、ストップは、タ
イミングジェネレータ内部のフリップフロップ２３．２
７へのスキャンインにより行う。The start and stop of each timing generator is controlled by the flip-flop 23.2 inside the timing generator.
This is done by scanning in to 7.

フリップフロップ２４．２８は、スタートイネーブル・
フリップフロップであり、トのフリップフロップがｌ／
　１１１にセットされたときを基準に、各タイミングジ
ェネレータがスタートする。フリップフロップ２４．２
８は、各タイミングジェネレータの内部デコーダ２２．
２６の出力がｒｒ　Ｏｐｔのときセットされる。タイミ
ングジェネレータ１がスタート後、基本クロｙりの１／
２周期後にタイミングジェネレータ２をスタートさせる
ためには、各タイミングジェネレータへスキャンクロッ
ク５ｔＣＬＫを入力する時刻は、フリップフロップ２４
がセットされ、基本クロック１７２周期後に、ブリップ
フロップ２８がセットされる時刻でなければならない。Flip-flop 24.28 is the start enable signal.
It is a flip-flop, and the flip-flop of G is l/
Each timing generator starts based on the time when it is set to 111. flip flop 24.2
8 is an internal decoder 22.8 of each timing generator.
Set when the output of 26 is rr Opt. After timing generator 1 starts, 1/1 of the basic clock cycle.
In order to start the timing generator 2 after two cycles, the time at which the scan clock 5tCLK is input to each timing generator is set by the flip-flop 24.
must be set, and after 172 periods of the basic clock is the time at which the flip-flop 28 is set.

このため、第２図の１２〜１８の同期化回路により、各
タイミングジェネレータへのスキャンクロック５ｉＣＬ
Ｋは、第３図に示すような時刻に発生させるようにして
いる。Therefore, the synchronization circuits 12 to 18 in FIG. 2 provide scan clocks 5iCL to each timing generator.
K is generated at a time as shown in FIG.

ストップ動作の場合には、スタートイネーブル・フリッ
プフロップを０”にセットすることにより行い、他はス
タート動作の場合と同様である。In the case of a stop operation, the start enable flip-flop is set to 0'', and the other operations are the same as in the case of a start operation.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、タイミングジェネレータを２台使用す
ることにより、タイミングクロックの周期を、タイミン
グジェネレータを１台使用したときの１／２周期にする
ことができるので、タイミングジェネレータの動作限界
を高周波側に拡大する効果がある。According to the present invention, by using two timing generators, the period of the timing clock can be reduced to 1/2 of the period when one timing generator is used, so the operating limit of the timing generator is set to the high frequency side. It has the effect of expanding the

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の概略構成図、第２図は第１
図で用いられるタイミングジェネレータの同期化回路を
示す図、第３図は第２図の回路各部の波形図である。 １・・・タイミングジェネレータ。 ２・・・タイミングジェネレータ。 ３・・・バッファ回路、　　４〜１１・・・ＯＲ回路。 第　　１　　　図FIG. 1 is a schematic configuration diagram of an embodiment of the present invention, and FIG.
3 is a diagram showing the synchronization circuit of the timing generator used in the figure, and FIG. 3 is a waveform diagram of each part of the circuit in FIG. 2. 1...Timing generator. 2...Timing generator. 3...Buffer circuit, 4-11...OR circuit. Figure 1

Claims (1)

【特許請求の範囲】[Claims] （１）周波数ｆ＿０の基本クロックを入力とし、マシン
サイクルｎ／ｆ＿０、ｎ相の第１タイミングクロックを
発生する第１タイミングジェネレータと、前記基本クロ
ックの逆相信号を入力とし、前記第１タイミングクロッ
クより１／２周期ずれたマシンサイクルｎ／ｆ＿０、ｎ
相の第２タイミングクロックを発生する第２タイミング
ジェネレータと、各タイミングジェネレータのｉ相とｉ
＋ｎ／２相の出力をそれぞれ論理和する複数のＯＲ回路
とよりなり、マシンサイクルｎ／２ｆ＿０、ｎ相のタイ
ミングクロックを生成することを特徴とするタイミング
クロック発生回路。(1) A first timing generator that receives a basic clock of frequency f_0 as an input and generates a first timing clock of machine cycle n/f_0 and n-phase; Machine cycle n/f_0, n that is 1/2 period shifted from
a second timing generator that generates a second timing clock of each phase; and a second timing generator that generates a second timing clock of each phase;
A timing clock generation circuit comprising a plurality of OR circuits that logically add outputs of +n/2 phases, respectively, and generating a timing clock of machine cycle n/2f_0 and n phase.