JPS6251850A - Data converting circuit - Google Patents

Abstract

PURPOSE:To convert data in various data forms at a high speed by swapping a set bit range of contents of the second register for contents of the first register after contents of the first register are shifted by a set number of stages. CONSTITUTION:Low speed data loaded to an X register 1 is shifted right (or left) in a right shifting circuit 3 by a prescribed number of bits. Thereafter, contents of the X register are swapped for optional bytes of contents loaded to a Y register 2. As the result, contents of the X register 1 and those of the Y register 2 are converted to continuous data.

Description

【発明の詳細な説明】 〔才既要〕 データ変換回路であって、第１のレジスタの内容を設定
される段数シフトした後、第２のレジスタの内容と設定
されるビット数及びビット範囲に亘り入れ換えてデータ
の変換を行なうことを可能にする。[Detailed description of the invention] [Advanced] A data conversion circuit that shifts the contents of a first register by a set number of stages, and then converts the contents of a second register into the set number and bit range of bits. This makes it possible to convert data by exchanging data across the board.

〔産業上の利用分野〕[Industrial application field]

本発明は低速のデータビットを高速のデータ或いはワー
ドに変換し多重化するようなデータ変換回路に関するも
ので、さらに詳しく言えば、マイクロプロセッサ処理に
よる高速で汎用性のある多重化処理の可能なデータ変換
回路に関するものである。The present invention relates to a data conversion circuit that converts and multiplexes low-speed data bits into high-speed data or words, and more specifically, the present invention relates to a data conversion circuit that converts low-speed data bits into high-speed data or words and multiplexes the data. This relates to conversion circuits.

データを効率良く伝送する目的等から複数の低速データ
を多重化された高速データに変換することが行なわれる
。変換に用いる回路は論理ゲートの組合わせによるハー
ドウェア処理によるもの及び、基本的な算術論理演算を
ソフトウェア処理により行なわせるもの等がある。BACKGROUND ART For the purpose of efficiently transmitting data, a plurality of low-speed data is converted into multiplexed high-speed data. The circuits used for conversion include those that perform hardware processing using a combination of logic gates, and those that perform basic arithmetic and logic operations using software processing.

一方、入力データが多種に亘り、且つ、高速化の要求が
高まる今日、汎用性があって高速処理の可能な回路の提
供が要望されている。On the other hand, in today's world where there is a wide variety of input data and demands for higher speeds are increasing, there is a demand for a circuit that is versatile and capable of high speed processing.

〔従来の技術〕[Conventional technology]

データを変換し、合成する回路として論理ゲートを組み
合わせたものが一般に用いられている。A combination of logic gates is generally used as a circuit for converting and synthesizing data.

これは、高速化には適応するが種々の入力データの形式
に対して適合させることが容易ではない。Although this method is suitable for speeding up, it is not easy to adapt it to various input data formats.

入力データの変化及び出力形式の変更により回路変更が
必要とされる。一方、基本的な演算ルーチンをプログラ
ムにより組み合わせてデータを変換。Changes in input data and changes in output format require circuit changes. On the other hand, data is converted by combining basic calculation routines with a program.

合成することも行なわれている。このようなプログラム
によるデータ変換は回路素子の接続を変更することなく
種々の入力データ及び出力形式に対応できる。Synthesis is also being carried out. Data conversion by such a program can accommodate various input data and output formats without changing the connections of circuit elements.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

この従来方式ではハードウェア処理により高速化を達成
しようとすると変換形式に汎用性がなくなり、また、ソ
フトウェア処理により入力データ及び変換の形式に汎用
性を持たせると変換に時間を要し、処理速度が低下する
。In this conventional method, if you try to achieve high speed through hardware processing, the conversion format loses versatility, and if you try to increase the speed of input data and conversion format through software processing, the conversion takes time and the processing speed increases. decreases.

本発明はこのような点に鑑みて創作されたもので、種々
のデータ形式に対して広範に適応できて高速動作可能な
データ変換回路を提供することを目的としている。The present invention was created in view of these points, and it is an object of the present invention to provide a data conversion circuit that is widely applicable to various data formats and capable of high-speed operation.

〔問題点を解決するための手段〕[Means for solving problems]

第１図は本発明のデータ変換回路の原理図を示す。 FIG. 1 shows a principle diagram of a data conversion circuit according to the present invention.

図において、１はＸレジスタ、２はＹレジスタ、３は右
シフト回路（あるいは左シフト回路）、４はスワップ回
路であって、Ｘ、Ｘレジスタ１．２はマイクロコンピュ
ータにおけるレジスタに対応させることができる。In the figure, 1 is an X register, 2 is a Y register, 3 is a right shift circuit (or left shift circuit), and 4 is a swap circuit, and X and X registers 1.2 can correspond to registers in a microcomputer. can.

〔作用〕[Effect]

Ｘレジスタ１にロードされた低速のデータが右シフト回
路３にて所定ビット数に亘り右シフト（あるいは左シフ
ト）された後、Ｘレジスタ２にロードされた内容と任意
バイトに亘すスワソブされる。この結果、Ｘレジスタ１
の内容とＸレジスタ２の内容が連続したデータに変換及
び多重化される。此等の操作は、Ｘレジスタ１及びＸレ
ジスタ２の不要ビットにマスクを施すことなく達成され
る。After the low-speed data loaded into the X register 1 is shifted to the right (or shifted to the left) over a predetermined number of bits in the right shift circuit 3, it is swapped with the contents loaded into the X register 2 over an arbitrary byte. . As a result, X register 1
The contents of the X register 2 and the contents of the X register 2 are converted and multiplexed into continuous data. These operations are accomplished without masking the unnecessary bits of X register 1 and X register 2.

〔実施例〕〔Example〕

第２図は本発明の一実施例のブロック図であって第１図
に示す原理図に加えてデコーダ５，６が更に示される。FIG. 2 is a block diagram of an embodiment of the present invention, and in addition to the principle diagram shown in FIG. 1, decoders 5 and 6 are further shown.

第２図において、ロード命令によりＸレジスタ１にロー
ドされたデコーダ（８ビツト）は右シフト回路３により
右シフトされる。この右シフト回路３には後述するスワ
ップ範囲のビット位置に整合させるのに必要な所定の段
数のシフト動作を行なうようにデコードされた出力（８
ビツト）がデコーダ５により供給される。なお、右シフ
ト回路３を用いて具体例を示しているが本発明はシフト
方向によって何等特定されるものではない。所定段数の
右シフトが行なわれたデータはスワップ回路４に送られ
る。スワップ回路４には予めデコーダがロードされたＸ
レジスタ２の内容が供給されており、スワップ操作の結
果としてＸレジスタ２中のスワップに割り当てられたバ
イトとシフトされたデータの対応バイトが結合され、デ
ータの変換が行なわれる。スワップ操作に於けるスワッ
プのバイト数はデコーダ６への入力信号により、種々の
データ形式に適合可能に設定される。In FIG. 2, the decoder (8 bits) loaded into the X register 1 by the load instruction is shifted to the right by the right shift circuit 3. This right shift circuit 3 has an output (8
bits) are provided by the decoder 5. Although a specific example is shown using the right shift circuit 3, the present invention is not limited in any way by the shift direction. The data that has been shifted to the right by a predetermined number of stages is sent to the swap circuit 4. Swap circuit 4 is preloaded with a decoder
The contents of register 2 are provided, and as a result of the swap operation, the swap-allocated byte in X register 2 and the corresponding byte of shifted data are combined to perform a data conversion. The number of bytes to be swapped in a swap operation is set by an input signal to the decoder 6 so as to be compatible with various data formats.

第３図は第２図における各レジスタとスワップ及びシフ
ト回路のデータの移動の様子を説明するための説明図で
ある。同図によればＸレジスタ１における３ビツトのデ
ータが４ビツト右シフトされた後、スワップ回路４によ
りＹレジスタ２の対応する３データビツトと結合されて
多重化されたデータに変換される様子が示される。FIG. 3 is an explanatory diagram for explaining how data moves between each register and the swap and shift circuits in FIG. 2. According to the figure, after the 3-bit data in the X register 1 is shifted to the right by 4 bits, it is combined with the corresponding 3 data bits in the Y register 2 by the swap circuit 4 and converted into multiplexed data. shown.

第５図は右シフト回路３の具体的な回路例であって、デ
コーダ５よりの選択信号（ＳＨＯ−３Ｈ７）により入力
データにおける特定のビットがゲート素子９により選択
されてシフトされた出力データに形成される。第６図は
選択回路として機能するゲート素子９の更に詳細な回路
図であって、８つのＡＮＤゲート１０と８人力ＯＲゲー
ト１１とが示される。この回路において、入力データと
デコーダ出力（３０−３７）の論理積がＡＮＤゲート１
０で求められた後、ＯＲゲート１１で論理和出力が求め
られ、結果としてデコーダ５の入力信号により指定され
た段数の右シフトが行なわれる。FIG. 5 shows a specific circuit example of the right shift circuit 3, in which a specific bit in the input data is selected by the gate element 9 by the selection signal (SHO-3H7) from the decoder 5, and is converted into shifted output data. It is formed. FIG. 6 is a more detailed circuit diagram of the gate element 9 functioning as a selection circuit, showing eight AND gates 10 and an eight-power OR gate 11. In this circuit, the AND gate 1 of the input data and the decoder output (30-37)
After being determined as 0, the OR gate 11 determines the logical sum output, and as a result, the number of stages specified by the input signal of the decoder 5 is shifted to the right.

第７図はスワップ回路４の基本的な回路例であって、ス
ワップ範囲を定める信号をデコードするデコーダ６の出
力（ＳＷＯ−３Ｗ７）と、シフト出力（Ｈｉ）と、Ｙレ
ジスタ２の出力（Ｌｏ）とを受け、所定範囲がスワップ
された出力を発生する。上記回路における処理速度は極
めて速く、例えば１クロツクサイクルでデータの合成１
分離が行なわれる。FIG. 7 shows a basic circuit example of the swap circuit 4, showing the output (SWO-3W7) of the decoder 6 that decodes the signal that defines the swap range, the shift output (Hi), and the output (Lo ) and generates an output with the predetermined range swapped. The processing speed in the above circuit is extremely fast, for example, data can be synthesized in one clock cycle.
A separation takes place.

第８図は第２図に示すデコーダ５．６に代えてデータバ
スに接続された２つのレジスタ７．８を用いた本発明の
他の実施例のブロック図であって、レジスタ７．８の内
容によってシフト段数及びスワップ範囲を設定できる。FIG. 8 is a block diagram of another embodiment of the invention using two registers 7.8 connected to the data bus in place of the decoder 5.6 shown in FIG. Depending on the content, the number of shift stages and swap range can be set.

この回路は、デコーダを用いるものに比してスワップ操
作における汎用性が高まるという効果がある。シフト回
路３によってシフトされたＸレジスタ１の内容がレジス
タ８により設定された範囲に亘りＹレジスタ２の内容と
スワップされる様子が第４図に示される。This circuit has the effect of increasing versatility in swap operations compared to a circuit using a decoder. FIG. 4 shows how the contents of the X register 1 shifted by the shift circuit 3 are swapped with the contents of the Y register 2 over the range set by the register 8.

なお、上記各実施例におけるレジスタ１．２からスワッ
プ回路４に至るまでのスワップのための処理系をファー
ムウェア的に可変設定可能に構成してもよい。Note that the swap processing system from the register 1.2 to the swap circuit 4 in each of the above embodiments may be configured to be variably settable by firmware.

〔発明の効果〕〔Effect of the invention〕

以上述べてきたように本発明によれば、広範な変換形式
に対応できて高速動作可能なデータ変換回路が提供でき
る。As described above, according to the present invention, it is possible to provide a data conversion circuit that is compatible with a wide range of conversion formats and can operate at high speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理図、 第２図は本発明の一実施例のブロック図、第３図及び第
４図は各レジスタ内容の説明図、第５図はシフト回路の
接続図、 第６図は選択回路として機能するゲート回路の詳細な回
路図、 第７図はスワップ回路の基本回路図、 第８図は本発明の他の実施例のブロック図である。 第１図、第２図において、 １はＸレジスタ、 ２はＹレジスタ、 ３は右シフト回路、 ４はスワップ回路、 ５及び６はデコーダである。 第２図 （ＳＷＡＰ］ｍ呂Ｄ ｒｓＷＡＰ３ｍ呂カ レジスタ占容の説明図 第４図 第す図 ゲ！トロ路の詳＃な回路図 第６図 ＋；　　ＬＯ 第７図Fig. 1 is a principle diagram of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Figs. 3 and 4 are explanatory diagrams of the contents of each register, Fig. 5 is a connection diagram of a shift circuit, 6 is a detailed circuit diagram of a gate circuit functioning as a selection circuit, FIG. 7 is a basic circuit diagram of a swap circuit, and FIG. 8 is a block diagram of another embodiment of the present invention. In FIGS. 1 and 2, 1 is an X register, 2 is a Y register, 3 is a right shift circuit, 4 is a swap circuit, and 5 and 6 are decoders. Figure 2 (SWAP) Explanatory diagram of occupation of mroD rsWAP3mro register Figure 4 Figure S Detailed circuit diagram of the Toro route Figure 6 +; LO Figure 7

Claims (3)

【特許請求の範囲】[Claims] （１）入力データを保持する少なくとも２つのレジスタ
（１、２）と、 各レジスタの予め決められたビットの供給を受けてこれ
らの内容をスワップするスワップ回路（４）と、 各レジスタの可変的に決められるビットのスワップを可
能にするよう前記可変的に決められるビットをスワップ
回路（４）に供給せしめるスワップ対応ビット位置整合
手段（３、５）とを備えて構成したデータ変換回路。(1) at least two registers (1, 2) that hold input data; a swap circuit (4) that receives predetermined bits of each register and swaps their contents; 1. A data conversion circuit comprising swap compatible bit position matching means (3, 5) for supplying the variably determined bits to the swap circuit (4) so as to enable swapping of the bits determined by the swap circuit. （２）前記スワップ対応ビット位置整合手段はシフト回
路（３）と、対応ビット位置整合化のためのシフト段数
を示す信号をデコードし且つ前記信号により示された段
数のシフト操作をシフト回路に行なわせるためのデコー
ダ（５）とを含み、前記スワップ回路（４）はスワップ
制御のための信号をデコードするデコーダを含むことを
特徴とする特許請求の範囲第１項記載のデータ変換回路
。(2) The swap compatible bit position matching means decodes a signal indicating the number of shift stages for matching the corresponding bit position with the shift circuit (3), and causes the shift circuit to perform a shift operation of the number of stages indicated by the signal. 2. The data conversion circuit according to claim 1, wherein the swap circuit (4) includes a decoder (5) for decoding a signal for swap control. （３）前記スワップ対応ビット位置整合手段はシフト回
路（３）と、対応ビット位置整合化のためのシフト段数
を示す信号を保持し且つ前記信号により示された段数の
シフト操作をシフト回路（３）に行なわせるためのレジ
スタ（７）とを含み、前記スワップ回路（４）はスワッ
プ制御のための信号を保持するレジスタ（８）を含むこ
とを特徴とする特許請求の範囲第１項記載のデータ変換
回路。(3) The swap corresponding bit position matching means holds a signal indicating the number of shift stages for matching the corresponding bit position with a shift circuit (3), and performs a shift operation of the number of stages indicated by the signal. ), and the swap circuit (4) includes a register (8) for holding a signal for swap control. Data conversion circuit.