JPS6251819A - Low frequency digital notch filter - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は低周波ディジタル・ノッチ・フィルタの設計に
関し、またその設計に関連する複合フィルタに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to the design of low frequency digital notch filters, and to composite filters associated therewith.

ディジタル信号処理装＠（ＤＰＳ）には多くのものがあ
るが、このＤＰＳにおいて必要とする機能のうちの一つ
は、低周波信号を除去するフィルタであり、更にその低
周波信号のＤＣ成分を除去するフィルタもある。このよ
うなフィルタは、処理中のディジタル信号がアナログ信
号のディジタル表示である場合に典型的に利用され、こ
のアナログ信号には好ましくない５０Ｈ２又は６０Ｈｚ
の信号が含まれている。これらの低周波信号には、近接
するライン給電の装置から当該装置に信号として導入さ
れたものがある。存在するＤＣ成分と共に、これらの好
ましくない信号を除去することがしばしば必要となる。There are many types of digital signal processing systems (DPS), but one of the functions required in this DPS is a filter that removes low frequency signals and also removes the DC components of the low frequency signals. There are also filters that remove it. Such filters are typically utilized when the digital signal being processed is a digital representation of an analog signal, which is undesirable at 50H2 or 60Hz.
Contains signals. Some of these low frequency signals are introduced into the device from nearby line-powered devices. It is often necessary to remove these unwanted signals along with any DC components present.

［背景技術］ このようなフィルタを実現するために、特に、除去すべ
き信号の周波数がその装置のサンプリング速度の僅かな
部分（約１％）でしかない応用面では、これまでに多数
の異なるフィルタ構造が考えられて来た。このようなフ
ィルタ構造の適性を考慮するときは、これらのパフォー
マンスを多方面から考慮しなければならない。簡単にし
て効果的に実現するために、フィルタは規則的に、かつ
合理的な構造を有することが望ましい。更に、コスト要
因を考えると、最小の複雑さでなければならない。また
、乗算回数も最小にしなければならず、乗算係数のワー
ド長は最小にすることが好ましい。信号のワード長を増
加させてしまう他のパフォーマンスに対する考慮もある
。巡回型フィルタの構造は、乗算段に続く切り捨て処理
において必ず発生する量子化雑音を増大させる傾向があ
る。[Background Art] In order to realize such a filter, especially in applications where the frequency of the signal to be removed is only a small fraction (approximately 1%) of the sampling rate of the device, a large number of different filters have been used. Filter structures have been considered. When considering the suitability of such filter structures, their performance must be considered from various aspects. For simple and effective implementation, it is desirable that the filter has a regular and rational structure. Furthermore, considering cost factors, there should be minimal complexity. The number of multiplications must also be minimized, and the word length of the multiplication coefficients is preferably minimized. There are also other performance considerations that increase the word length of the signal. The structure of recursive filters tends to increase the quantization noise that necessarily occurs in the truncation process that follows the multiplication stage.

フィルタ雑音を許容可能なレベルに保つために、信号ワ
ード長にビットを付加させてこのような量子化雑音の増
大を補正することは、良く行なわれている。フィルタの
内部ノードにおける信号の振幅も考慮しなければならな
い。高い効率のＱ係数を有するフィルタは、ある周波数
で総合ゲインが１であっても、内部ノードにおける信号
の振幅がその入力信号よりも４０ｄＢも大きくなること
がある。クリッピングも信号のワード長を増加すること
により防止している。To keep filter noise at an acceptable level, it is common practice to add bits to the signal word length to compensate for this increase in quantization noise. The amplitude of the signal at the internal nodes of the filter must also be considered. A filter with a highly efficient Q-factor may have a signal amplitude at an internal node as much as 40 dB greater than its input signal, even though the overall gain is unity at a given frequency. Clipping is also prevented by increasing the word length of the signal.

例として、５０Ｈ２及び６０Ｈｚにおいて少なくとも２
５ｄＢの信号除去、ＤＣにおいて全成分の除去、かつ８
１１ｚのシステム・サンプリング速度において複数の信
号又は２００Ｈｚについて０．７ｄＢ以下の減衰を必要
とする応用を考えることにする。As an example, at least 2 at 50H2 and 60Hz
5 dB signal rejection, all components removed at DC, and 8
Consider an application that requires less than 0.7 dB attenuation for multiple signals or 200 Hz at a system sampling rate of 11 z.

４乗ベキのセクションからなるフィルタは非常に規則的
に、かつ容易に実現される。しかし、最良の雑音及び信
号の増大パフォーマンスを最適化したフィルタは、１４
×９ビツトの複数の乗算器と、６遅延素子とを含むもの
になる。これは、約１３ｄＢの雑音増幅及び内部ノード
でＯｄＢの雑音ゲインをもたらす。信号のワード長には
、前述のフィルタの補正用に３ビツトを追加して増大さ
せることが必要となる。しかし、注目すべきは、これに
は多くの変形構造が存在することである。従って、例え
ば信号増大のパフォーマンスがかなり低いフィルタでは
、１１乗粋器及び５遅延素子を用いることにより実現可
能となる。Filters consisting of fourth-power sections can be implemented very regularly and easily. However, the best noise and signal enhancement performance optimized filter is 14
It includes a plurality of ×9 bit multipliers and 6 delay elements. This results in a noise amplification of approximately 13 dB and a noise gain of O dB at the internal nodes. The word length of the signal would need to be increased by three additional bits for the filter correction described above. However, it should be noted that there are many variations of this structure. Therefore, for example, a filter with considerably low performance in signal enhancement can be realized by using an 11-power summator and 5 delay elements.

［発明の概要］ 本発明は、規則的に、かつ合理的な構造にして、しかも
従来のものよりも同等か又は良好なパフォーマンスを有
する簡単なディジタル・フィルタを提供することを目的
とする。SUMMARY OF THE INVENTION The present invention aims to provide a simple digital filter with a regular and rational construction and with comparable or better performance than the conventional ones.

本発明によれば、入力ノードと、前記入力ノードに接続
され、少なくとも一つの遅延素子、及び係数に１により
乗算をする少なくとも１つの係数乗算器を含むと共に、
その伝達関数Ａ（Ｚ）が次式 （ただし、上式におけるｚ−１項は単位遅延演算子であ
る。）により与えられる全通過回路網フィルタと、 入力端を前記全通過回路網フィルタの出力端に接続させ
、かつＴ出力を負帰還接続により前記入力ノードに接続
させると共に、少なくとも１つの遅延素子、及びそれぞ
れ係数Ｋ　２、Ｋ３及びに４により乗算をする少なくと
も３つの係数乗算器を有し、その総合的な伝達関数Ｂ（
Ｚ）が８　（Ｚ）　＝　［１＋　（Ｋ２−Ｋ３）　Ｚ　
］／［１−に３Ｚ−’］により与えられ、かつその入力
対Ｔ伝達関数Ｃ（Ｚ）が次式 ％式％］ により与えられたＴセクション・フィルタと、巡回型の
前記Ｔセクション・フィルタの出力端及び前記入力ノー
ドに接続された端子出力ノードとを備えた低周波ディジ
タル・ノッチ・フィルタが提供される。According to the present invention, the present invention includes an input node, at least one delay element connected to the input node, and at least one coefficient multiplier that multiplies a coefficient by 1;
an all-pass network filter whose transfer function A(Z) is given by the following formula (however, the z-1 term in the above formula is a unit delay operator); and an input terminal connected to the output of the all-pass network filter. and having at least one delay element and at least three coefficient multipliers respectively multiplying by coefficients K2, K3 and 4, with the T output connected to the input node by a negative feedback connection. , its overall transfer function B(
Z) is 8 (Z) = [1+ (K2-K3) Z
]/[1- to 3Z-'] and whose input-to-T transfer function C(Z) is given by the following formula %]; and the T-section filter of cyclic type. A low frequency digital notch filter is provided having an output of the input node and a terminal output node connected to the input node.

前記低周波ディジタル・ノッチ・フィルタは、応用に従
ってＤＣ除去フィルタと直列接続することができる。The low frequency digital notch filter can be connected in series with a DC rejection filter according to the application.

［実施例］ 本発明の実施態様を実施例により付図を詳細に参照して
説明する。[Example] Embodiments of the present invention will be described in detail by way of example with reference to the accompanying drawings.

複合ＤＣ除去フィルタをなす低周波ディジタル・ノッチ
・フィルタ部を第１図に示す。本質的に、この低周波デ
ィジタル・ノッチ・フィルタ部は２つのサブフィルタ、
即ち全通過回路網フィルターと、■セクション・フィル
タとからなる。A low frequency digital notch filter section forming a composite DC rejection filter is shown in FIG. Essentially, this low frequency digital notch filter section consists of two sub-filters:
That is, it consists of an all-pass network filter and a section filter.

全通過回路網フィルターは遅延素子５及び係数乗算器７
に関連している。この全通過回路網フィルターの伝達関
数の式Ａ（Ｚ）は次式により与えられる。The all-pass network filter includes a delay element 5 and a coefficient multiplier 7
related to. The expression A(Z) of the transfer function of this all-pass network filter is given by the following expression.

Ａ（Ｚ）＝（Ｚ”＋Ｋ　　）（１＋に１Ｚ−１）ま ただし、Ｋは係数乗算器７に印加された係数値である。A(Z) = (Z”+K) (1+ to 1Z-1) or However, K is the coefficient value applied to the coefficient multiplier 7.

この全通過回路網フィルターは標準的な巡回型構造によ
り実現可能であり、例えばｒＲＩＡバレルズエラ及びＡ
、Ｇコンスタンテイニデス著「効果的な補間及び１０進
用のディジタル信号処理構造」と題してＩＥＥ　　Ｐｒ
ｏｃ、　、第１３０Ｐｔ。This all-pass network filter can be realized with standard cyclic structures, such as rRIA Barrel's Ella and A
IEE Pr
oc, , 130th Pt.

Ｇ号、第６号（１９８３年１２月）、第２３２頁に説明
されている構造を参照のこと。図示の全通過回路網フィ
ルタ１は、共通入力と遅延素子５との間に分岐ノード９
、及び共通入力と係数乗算器７との聞に分岐ノード１１
を接続している。更に、全通過回路網フィルタ１は、遅
延素子５の出力端及び係数乗算器７の出力端に出力ノー
ド１３を接続している。遅延素子５の出力端と係数乗算
器７の入力端との間には分岐ノード１１を介して交差接
続１５が接続され、また係数乗算器７の出力端と遅延素
子５の入力端との間には分岐ノード９を介して交差接続
１７が接続されている。See the structure described in No. G, No. 6 (December 1983), p. 232. The illustrated all-pass network filter 1 has a branch node 9 between the common input and the delay element 5.
, and a branch node 11 between the common input and the coefficient multiplier 7.
are connected. Furthermore, the all-pass network filter 1 has an output node 13 connected to the output of the delay element 5 and the output of the coefficient multiplier 7. A cross-connect 15 is connected between the output end of the delay element 5 and the input end of the coefficient multiplier 7 via a branch node 11, and a cross-connection 15 is connected between the output end of the coefficient multiplier 7 and the input end of the delay element 5. A cross-connect 17 is connected to the branch node 9 via a branch node 9.

■セクション・フィルタ３は全通過回路網フィルタ１の
出力ノード１３に接続されている。Ｔセクション・フィ
ルタ３は、それぞれ係数に２、Ｋ３及びに４により乗算
を行なう３つの乗算器１９．２１及び２３からなる。■
セクション・フィルタ３の伝達関数Ｂ　（Ｚ）及びＣ（
Ｚ）の形式は次の式により与えられる。(2) The section filter 3 is connected to the output node 13 of the all-pass network filter 1. The T-section filter 3 consists of three multipliers 19, 21 and 23 which multiply the coefficients by 2, K3 and 4, respectively. ■
Transfer functions B (Z) and C(
The format of Z) is given by the following equation.

Ｂ　（Ｚ）　＝　［１＋　（Ｋ２・Ｋ４−に３）Ｚ］／
［１−に３Ｚ］（入力〜出力） 及び Ｃ（Ｚ）＝に２Ｚ　　／［１−に３Ｚ　　］（入力〜タ
ップ） 第１図に示すように、実施により作成されたＴセクショ
ン・フィルタ３では、乗算器１９、分岐ノード２７、遅
延装置２５及び乗算器２１を直列に接続し、また分岐ノ
ード２７を介する乗算器２３によって「延装置２５を側
路させている。乗算器２１の出力端は出力ノード２９に
接続されている。出力ノード２９はＴセクション・フィ
ルタ３の入力にも接続され、入力信号により引算をして
いる。B (Z) = [1+ (3 to K2/K4-)Z]/
[3Z to 1-] (input to output) and C(Z) = 2Z / [3Z to 1-] (input to tap) As shown in Fig. 1, in the T-section filter 3 created by implementation, , the multiplier 19, the branch node 27, the delay device 25, and the multiplier 21 are connected in series, and the multiplier 23 via the branch node 27 bypasses the delay device 25.The output terminal of the multiplier 21 is It is connected to an output node 29. The output node 29 is also connected to the input of the T-section filter 3 and performs subtraction with the input signal.

低周波ディジタル・ノッチ・フィルタ部は入力ノード３
１及び端子出力ノード３３により完全なものとなる。フ
ィードバック信号は、■セクション・フィルタ３におけ
る「延装置２５と乗算器２１との間の信号線上の点から
取り出され・かつ入力ノード３１において入力信号の引
算をする。入力ノード３１の出力信号は並列に全通過回
路網フィルタ１の入力端及び端子出力ノード３３に導か
れ、ここでＴセクション・フィルタ３の出力信号と加界
される。The low frequency digital notch filter section is input node 3.
1 and terminal output node 33. The feedback signal is extracted from a point on the signal line between the extension device 25 and the multiplier 21 in the section filter 3, and the input signal is subtracted at the input node 31.The output signal of the input node 31 is It is conducted in parallel to the input of the all-pass network filter 1 and to the terminal output node 33, where it is summed with the output signal of the T-section filter 3.

第１図に示す低周波ディジタル・ノッチ・フィルタ部は
、更に第５の乗算器３５を端子出力ノード３３の出力端
に接続させている。この乗算器３５でも値が１／２の係
数に５により乗算を行なっている。The low frequency digital notch filter section shown in FIG. 1 further has a fifth multiplier 35 connected to the output end of the terminal output node 33. This multiplier 35 also multiplies a coefficient whose value is 1/2 by 5.

第２図に合成フィルタのＤＣ除去フィルタ部を示す。こ
のＤＣ除去フィルタ部は、前述の低周波ディジタル・ノ
ッチ・フィルタ部と直列に接続されている。このＤＣ除
去フィルタ部は本質的に全通過回路網フィルタ１と、出
力ノード３７とからなる。このＤＣ除去フィルタ部に対
する入力は、全通過回路網フィルタ１と、出力ノード３
７とに対して並列に供給される。出力ノード３７におい
て、全通過回路網フィルタ１の出力信号をその入力信号
により引算する。全通過回路網フィルタ１は第１図を参
照して先に説明した構造と同一のものでもよい。この場
合、係数乗算器７は係数に６により乗算を行なう。第２
図に示すＤＣ除去フィルタ部において、出力ノード３７
は第７の乗算器３９に接続されている。この乗算器３９
は値１／２の係数による乗算を更に行なう。このような
りＣ除去フィルタを選択することにより、片方の４乗ベ
キのセクションに比較して応答が改善されており、また
形式がノツチ・フィルタに良く似ているので、効果的な
実施の可能性が高められる。FIG. 2 shows the DC removal filter section of the synthesis filter. This DC removal filter section is connected in series with the aforementioned low frequency digital notch filter section. This DC rejection filter section essentially consists of an all-pass network filter 1 and an output node 37. The input to this DC removal filter section is an all-pass network filter 1 and an output node 3.
7 in parallel. At the output node 37, the output signal of the all-pass network filter 1 is subtracted by its input signal. The all-pass network filter 1 may be of the same construction as described above with reference to FIG. In this case, the coefficient multiplier 7 multiplies the coefficient by six. Second
In the DC removal filter section shown in the figure, the output node 37
is connected to the seventh multiplier 39. This multiplier 39
further performs multiplication by a coefficient of value 1/2. By selecting such a C-removal filter, the response is improved compared to the fourth power section on one side, and the form is very similar to a notch filter, so it is possible to implement it effectively. is enhanced.

第３図に典型的な動作特性を示す。５０１＋Ｚでは減衰
が必要であり、また２００Ｈｚより高い周波数では平坦
な応答が必要である。次の第１表に、係数Ｋ　　−に７
に適当な値を示す。Figure 3 shows typical operating characteristics. Attenuation is required at 501+Z and a flat response is required at frequencies above 200Hz. The following Table 1 shows that the coefficient K − is 7
indicates an appropriate value.

第１表 係数　　　　　　　　　値 Ｋｉ　　　　　　　　−［１−３／１６］Ｋ　２１／　
１６ に３　　　　　　１−１／１２８ に４　　　　　　　　　１／４ に５　　　　　　　　１／２ に６　　　　、−　［１−１／３２］ Ｋ７　　　　　　　　１／２ 第３図から明らかなように、以上で与えられた係数を採
用すれば、所要パフォーマンスが簡単に得られる。第３
図はＤＣ除去、５０Ｈｚにおける低周波除去、及び２０
０Ｈ７において平坦に近い応答を示している。Table 1 Coefficient Value Ki − [1-3/16]K 21/
16 to 3 1-1/128 to 4 1/4 to 5 1/2 to 6, - [1-1/32] K7 1/2 As is clear from Figure 3, the coefficients given above are adopted. You can easily get the performance you need. Third
The figure shows DC rejection, low frequency rejection at 50Hz, and
It shows a nearly flat response at 0H7.

次の表は第１図及び第２図に示す２つのセクションを考
慮したパフォーマンスを示す。The following table shows the performance considering the two sections shown in FIGS. 1 and 2.

第２表 構造：適度な規則性、基本的なビルディング・ブロック
のフィルタとして簡単な全通過回路網を使用、 複堆さニア乗算器、３遅延素子、 乗算器＝７ビツト、ただし、７乗算器のうちの４乗算器
、２のベキ乗による単なる割算であるので、非常に簡単
に実施可能、 雑音増幅度：約１０ｄＢ、 中間ノードにおける最大雑音ゲイン＝３ｄＢ、信号ワー
ド艮：フィルタの補正に３付加ビツトを必要とする。Table 2 Structure: Moderate regularity, uses a simple all-pass network as the basic building block filter, multiple stacked near multiplier, 3 delay elements, multiplier = 7 bits, where 7 multipliers 4 multipliers, simple division by a power of 2, so it can be implemented very easily. Noise amplification: about 10 dB, maximum noise gain at intermediate node = 3 dB, signal word distribution: for filter correction. Requires 3 additional bits.

この発明の構造は、規則的な構造が僅かに犠牲になるだ
けで、多くの従来構造に対して多くの改良が得られるこ
とが分かる。このような構造は、メモリ素子数の１７２
、及び乗算器数の１／２を用い、与えられた信号ワード
長に対して先に述べた４乗ベキのセクション・フィルタ
と同じようなパフォーマンスが得られるように管理して
おり、多くの場合、乗算は簡単なもの、例えば１／２等
となる。It can be seen that the structure of the present invention provides many improvements over many conventional structures with only a slight sacrifice in regular structure. Such a structure reduces the number of memory elements to 172.
, and 1/2 the number of multipliers, it is managed so that the same performance as the fourth-power section filter mentioned above can be obtained for a given signal word length, and in many cases , the multiplication is simple, such as 1/2.

他の応用の仕様に対応するために、特にサンプリング周
波数に相対してノツチ・フィルタの周波数を変更するた
めに、係数Ｋ　及びに７を変更すす ることかできる。The coefficients K and 7 can be modified to accommodate other application specifications, particularly to change the frequency of the notch filter relative to the sampling frequency.

前述の構造の効果の１つは、異なる要求に対応するよう
に係数を変更したときでも、２により割算する２回路を
従属接続することにより、多くの乗算を簡単に実行する
ことができることである。One of the advantages of the above structure is that many multiplications can be easily performed by cascading two divide-by-2 circuits, even when the coefficients are changed to accommodate different requirements. be.

従って、第１図及び第２図を参照すると、係数に５及び
に７は常に１／２となるように選択される。係数に２及
びに４が１／２のベキ乗でなく、かつ係数に３が以下の
係数に２及びに４が関連するときは、即ち、 Ｋ　　　　＝１−（２本　Ｋ＄Ｋ　４　）ときは、この
選択を通常に、叩ち１にすることができる。Therefore, referring to FIGS. 1 and 2, the coefficients 5 and 7 are always chosen to be 1/2. When the coefficients 2 and 4 are not powers of 1/2, and the coefficients 3 and 2 and 4 are related to the following coefficients, that is, when K = 1 - (2 K$K 4 ) can make this selection normal and hit 1.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明により実施した低周波ディジタル・ノ
ッチ・フィルタの回路ブロック図、第２図は第１図に示
す低周波ディジタル・ノッチ・フィルタと組合わせて用
いられるＤＣ除去フィルタの回路ブロック図、第３図は
典型的なゲイン周波数応答特性、及び第１図及び第２図
に示すフィルタの組合わせを用いて得られる周波数応答
を示す特性図である。 １・・・全通過回路網フィルタ、３・・・Ｔセクション
・フィルタ、５．２５・・・遅延素子、７．１９．２１
゜２３．３５・・・乗算器、９．１１．２７・・・分岐
ノード、１３，２９．３７・・・出力ノード、１５．１
７・・・交差接続、３１・・・入力ノード、３３・・・
端子出力ノード。FIG. 1 is a circuit block diagram of a low frequency digital notch filter implemented according to the present invention, and FIG. 2 is a circuit block diagram of a DC rejection filter used in combination with the low frequency digital notch filter shown in FIG. , FIG. 3 is a characteristic diagram showing a typical gain frequency response characteristic and a frequency response obtained using the combination of filters shown in FIGS. 1 and 2. 1... All-pass network filter, 3... T section filter, 5.25... Delay element, 7.19.21
゜23.35... Multiplier, 9.11.27... Branch node, 13, 29.37... Output node, 15.1
7...Cross connection, 31...Input node, 33...
Terminal output node.

Claims (11)

【特許請求の範囲】[Claims] （１）低周波ディジタル・ノッチ・フィルタにおいて、
入力ノードと、前記入力ノードに接続され、少なくとも
一つの遅延素子、及び係数Ｋ＿１により乗算をする少な
くとも１つの係数乗算器を含むと共に、その伝達関数Ａ
（Ｚ）が次式 Ａ（Ｚ）＝［Ｚ＾−＾１＋Ｋ＿１］／［１＋Ｋ＿１Ｚ＾
−＾１］（ただし、上式におけるＺ＾−＾１項は単位遅
延演算子である。）により与えられる全通過回路網フィ
ルタと、入力端を前記全通過回路網フィルタの出力端に
接続され、かつＴ出力を負帰還接続により前記入力ノー
ドに接続させると共に、少なくとも１つの遅延素子、及
びそれぞれ係数Ｋ＿２、Ｋ＿３及びＫ＿３により乗算を
する少なくとも３つの係数乗算器を有し、その総合的な
伝達関数Ｂ（Ｚ）がＢ（Ｚ）＝［１＋（Ｋ＿２・Ｋ＿４
−Ｋ＿３）Ｚ＾−＾１］／［１−Ｋ＿３Ｚ＾−＾１］に
より与えられ、かつ その入力からのＴ伝達関数Ｃ（Ｚ）が次式 Ｃ（Ｚ）＝Ｋ＿２Ｚ＾−＾１／［１−Ｋ＿３Ｚ＾−＾１
］により与えられたＴセクション・フィルタと、巡回型
の前記Ｔセクション・フィルタの出力端及び前記入力ノ
ードに接続された端子出力ノードとを備えたことを特徴
とする低周波ディジタル・ノッチ・フィルタ。(1) In a low frequency digital notch filter,
an input node, at least one delay element connected to the input node, and at least one coefficient multiplier for multiplication by a coefficient K_1;
(Z) is the following formula A(Z)=[Z^-^1+K_1]/[1+K_1Z^
-^1] (However, the Z^-^1 term in the above equation is a unit delay operator.) and an all-pass network filter whose input end is connected to the output end of the all-pass network filter. , and having a T output connected to said input node by a negative feedback connection, and having at least one delay element and at least three coefficient multipliers multiplying by coefficients K_2, K_3 and K_3, respectively, the overall transmission of which The function B(Z) is B(Z)=[1+(K_2・K_4
-K_3)Z^-^1]/[1-K_3Z^-^1], and the T transfer function C(Z) from its input is given by the following formula C(Z)=K_2Z^-^1/[ 1-K_3Z^-^1
A low-frequency digital notch filter comprising: a T-section filter given by the following formula; and a terminal output node connected to the output end of the recursive T-section filter and the input node. （２）特許請求の範囲第１項記載の低周波ディジタル・
ノッチ・フィルタにおいて、前記全通過回路網は遅延素
子と、乗算器とからなり、前記遅延素子及び乗算器をそ
れぞれ分岐ノードを介して共通入力に接続し、それらの
出力を出力ノードに接続し、かつその出力と前記分岐ノ
ードとの間に交差接続を有することを特徴とする低周波
ディジタル・ノッチ・フィルタ。(2) The low frequency digital signal according to claim 1
In a notch filter, the all-pass network comprises a delay element and a multiplier, each of the delay elements and the multiplier being connected to a common input via a branch node, and their outputs being connected to an output node; and having a cross-connect between its output and the branch node. （３）特許請求の範囲第１項又は第２項記載の低周波デ
ィジタル・ノッチ・フィルタにおいて、前記Ｔセクショ
ン・フィルタは３つの乗算器と、１つの遅延素子とから
なり、前記乗算器のうちの２つは前記遅延素子の各端に
接続され、残りの前記乗算器は前記遅延素子を分岐ノー
ドにより側路接続させ、その出力ノードは前記乗算器か
ら出力される信号を共通入力端に導入された信号により
引算するように接続されていることを特徴とする低周波
ディジタル・ノッチ・フィルタ。(3) In the low frequency digital notch filter according to claim 1 or 2, the T-section filter includes three multipliers and one delay element; two are connected to each end of the delay element, and the remaining multiplier connects the delay element by a branch node, the output node of which introduces the signal output from the multiplier into a common input terminal. 1. A low frequency digital notch filter, characterized in that the filter is connected to subtract by a signal received by the user. （４）特許請求の範囲前記いずれかの項記載の低周波デ
ィジタル・ノッチ・フィルタにおいて、係数に３の値は
式 Ｋ＿３＝１−（２＊Ｋ＿２＊Ｋ＿４） により係数Ｋ＿２及びＫ＿４に関連され、前記係数Ｋ＿
２及びＫ＿４は１／２のベキ乗であることを特徴とする
低周波ディジタル・ノッチ・フィルタ。(4) Claims In the low frequency digital notch filter according to any of the preceding claims, the value of 3 for the coefficient is related to the coefficients K_2 and K_4 by the formula K_3=1-(2*K_2*K_4), The coefficient K_
A low frequency digital notch filter characterized in that 2 and K_4 are powers of 1/2. （５）特許請求の範囲前記いずれかの項記載の低周波デ
ィジタル・ノッチ・フィルタにおいて、第５の乗算器と
して前記端子出力ノードに２により割算する乗算器を接
続したことを特徴とする低周波ディジタル・ノッチ・フ
ィルタ。(5) Claims In the low frequency digital notch filter according to any of the preceding claims, a multiplier for dividing by 2 is connected to the terminal output node as the fifth multiplier. Frequency digital notch filter. （６）特許請求の範囲前記いずれかの項記載の低周波デ
ィジタル・ノッチ・フィルタにおいて、ＤＣ除去フィル
タを直列接続したことを特徴とする低周波ディジタル・
ノッチ・フィルタ。(6) Claims A low frequency digital notch filter according to any one of the preceding claims, characterized in that a DC removal filter is connected in series.
Notch filter. （７）特許請求の範囲第６項記載の低周波ディジタル・
ノッチ・フィルタにおいて、前記ＤＣ除去フィルタは共
通入力と、全通過回路網フィルタと、前記共通入力及び
前記全通過回路網フィルタに接続されてそのフィルタ出
力信号から入力信号を引算するノードとからなることを
特徴とする低周波ディジタル・ノッチ・フィルタ。(7) The low frequency digital signal according to claim 6.
In a notch filter, the DC rejection filter comprises a common input, an all-pass network filter, and a node connected to the common input and the all-pass network filter to subtract the input signal from the filter output signal. A low frequency digital notch filter characterized by: （８）特許請求の範囲第７項記載の低周波ディジタル・
ノッチ・フィルタにおいて、前記低周波ディジタル・ノ
ッチ・フィルタの全通過回路網フィルタと、前記ＤＣ除
去フィルタの全通過回路網フィルタとは同一の構造を有
することを特徴とする低周波ディジタル・ノッチ・フィ
ルタ。(8) The low frequency digital signal according to claim 7.
A notch filter, wherein an all-pass network filter of the low-frequency digital notch filter and an all-pass network filter of the DC removal filter have the same structure. . （９）特許請求の範囲第６項から第８項までのいずれか
に記載の低周波ディジタル・ノッチ・フィルタにおいて
、第７の乗算器として２により割算する乗算器をＤＣ除
去フィルタの出力端に備えたことを特徴とする低周波デ
ィジタル・ノッチ・フィルタ。(9) In the low-frequency digital notch filter according to any one of claims 6 to 8, the seventh multiplier is a multiplier that divides by 2, and the multiplier is connected to the output terminal of the DC removal filter. A low frequency digital notch filter characterized by the following features: （１０）低周波ディジタル・ノッチ・フィルタに用いる
Ｔセクション・フィルタにおいて、前記Ｔセクション・
フィルタは少なくとも一つの遅延素子と、係数Ｋ＿２、
Ｋ＿３及びＫ＿４によりそれぞれ乗算をし、その総合的
な伝達関数Ｂ（Ｚ）が次式Ｂ（Ｚ）＝［１＋（Ｋ＿２・
Ｋ＿４−Ｋ＿３）Ｚ＾−＾１］／［１−Ｋ＿３Ｚ＾−＾
１］により与えられ、かつその入力のＴ伝達関数Ｃ（Ｚ
）が次式 Ｃ（Ｚ）＝Ｋ＿２Ｚ＾−＾１／［１−Ｋ＿３Ｚ＾−＾１
］により与えられる少なくとも３つの係数乗算器とを備
えると共に、巡回型の前記Ｔセクション・フィルタの出
力端と前記入力ノードとに接続された出力ノードを備え
たことを特徴とするＴセクション・フィルタ。(10) In a T-section filter used for a low frequency digital notch filter, the T-section
The filter includes at least one delay element and a coefficient K_2,
Multiply by K_3 and K_4 respectively, and the overall transfer function B(Z) is calculated by the following formula: B(Z)=[1+(K_2・
K_4-K_3)Z^-^1]/[1-K_3Z^-^
1] and its input T transfer function C(Z
) is the following formula C(Z)=K_2Z^-^1/[1-K_3Z^-^1
] at least three coefficient multipliers given by .], and an output node connected to an output terminal of the cyclic T-section filter and the input node. （１１）特許請求の範囲第１０項記載のＴセクション・
フィルタにおいて、前記Ｔセクション・フィルタは３つ
の乗算器と、１つの遅延素子とからなり、前記乗算器の
うちの２つは前記遅延素子の各端に接続され、残りの前
記遅延素子は分岐ノードを介して前記遅延素子を側路接
続し、その出力ノードは前記乗算器から出力される信号
を共通入力端に導入された信号により引算するように接
続されたことを特徴とするＴセクション・フィルタ。(11) The T section described in claim 10.
In the filter, the T-section filter consists of three multipliers and one delay element, two of the multipliers are connected to each end of the delay element, and the remaining delay elements are connected to a branch node. The T-section is characterized in that the delay element is bypass-connected through the multiplier, and its output node is connected to subtract the signal output from the multiplier by the signal introduced to the common input terminal. filter.