JPS6251544B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は回線終端装置を接続しマイクロプログ
ラム処理によつて共通制御される同期回線接続装
置に関し、特に、データ処理システムの通信制御
装置に使用される国際電信電話諮問委員会
（CCITT）勧告の同期インタフエースに適合する
同期回線接続装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronous line connection device that connects line termination devices and is commonly controlled by microprogram processing. This invention relates to synchronous line connection equipment that conforms to the synchronous interface recommended by the International Conference on Conflicts of Confederation (CCITT).

従来、上述の同期インタフエースは採用されて
おらずこれに適合する同期回線接続装置は使用さ
れていない。上記勧告の同期インタフエース
（CCITT勧告Ｘシリーズ）は送信線（Ｔ線）、受
信線（Ｒ線）、コントロール線（Ｃ線）、インデイ
ケーシヨン線（Ｉ線）および信号エレメントタイ
ミング線（Ｓ線）で構成され、Ｔ線およびＲ線は
単なるデータ送受信の他に、Ｃ線，Ｉ線と組合わ
せて発呼、着呼、切断、復旧などの表示も兼ねさ
せている。このため、同期回線接続装置はＴ線Ｃ
線を制御する機能とＲ線およびＩ線に受けられる
信号を監視し、対応する所定の動作を行う機能と
を持つ必要がある。しかし、そのためには複雑な
構成と膨大な金物量を要することが予想される。 Conventionally, the above-mentioned synchronous interface has not been adopted, and a synchronous line connection device that is compatible with it has not been used. The synchronization interface (CCITT Recommendation ), and in addition to simply transmitting and receiving data, the T and R lines also serve, in combination with the C and I lines, to indicate call origination, call reception, disconnection, recovery, etc. For this reason, the synchronous line connection device
It is necessary to have the function of controlling the line and the function of monitoring the signals received on the R line and the I line and performing corresponding predetermined operations. However, it is expected that this will require a complex configuration and a huge amount of hardware.

本発明の目的は、簡単な構成で少ない金物量に
よつて上記勧告に適合することができる同期回線
接続装置を提供することにある。 An object of the present invention is to provide a synchronous line connection device that can meet the above recommendations with a simple configuration and a small amount of hardware.

本発明の接続装置は、送信線、受信線、コント
ロール線、インデイケーシヨン線および信号エレ
メントタイミング線によつて回線終端装置と接続
され、マイクロプログラム処理によつて共通制御
される同期回線接続装置であつて、送受信データ
の直並列変換手段と、前記受信線、インデイケー
シヨン等の情報および制御情報等を記憶させるた
めの読出し書込み可能なレジスタと、一定速度の
第１クロツク信号および通信速度の第２クロツク
信号を発生するプログラム制御可能なクロツク発
生手段と、前記直並列変換手段の出力である送信
データ信号と前記レジスタから出力された送信線
制御信号とを前記レジスタの制御情報に従つて択
一的に選択出力する送信制御回路と、前記受信
線、インデイケーシヨン線および前記レジスタの
制御情報を入力し、前記クロツク発生手段の出力
クロツクによつて所定の条件で切断指示信号およ
び復旧完了指示信号を出力する切断復旧監視回路
とを備えたことを特徴とする。 The connection device of the present invention is a synchronous line connection device that is connected to a line termination device by a transmission line, a reception line, a control line, an indication line, and a signal element timing line, and is commonly controlled by microprogram processing. It includes a serial-to-parallel conversion means for transmitting and receiving data, a readable and writable register for storing information such as the receiving line, indication, control information, etc., a first clock signal at a constant speed, and a first clock signal at a communication speed. a program-controllable clock generation means for generating a two-clock signal; and a transmission data signal output from the serial-to-parallel conversion means and a transmission line control signal output from the register, which are selected according to control information of the register. A transmission control circuit that selectively outputs the signal, and the control information of the reception line, the indication line, and the register are input, and the output clock of the clock generation means generates a disconnection instruction signal and a recovery completion instruction signal under predetermined conditions. and a disconnection recovery monitoring circuit that outputs.

次に、本発明について、図面を参照して詳細に
説明する。 Next, the present invention will be explained in detail with reference to the drawings.

第１図は、本発明が適用される通信制御装置の
接続構成の一例を示す。すなわち、マイクロプロ
グラム処理部１０、メモリ部１１、共通制御部１
２，上位装置インタフエース部１３および複数の
回線接続部１４，１４−１，〜１４−ｎ等から構
成され、回線接続部１４にはそれぞれ回線終端装
置１５，１５−１，１５−２〜１５−ｎが２回線
分接続される。該回線は全２重同期データ回線で
ある。そして、回線終端装置１５と回線接続部１
４との間は前記所定のＴ線，Ｒ線，Ｃ線，Ｉ線お
よびＳ線によつて接続される。そして、前記マイ
クロプログラム処理部１０、メモリ部１１、共通
制御部１２、上位装置インタフエース部１３およ
び回線接続部を共通のバス線１００に接続し、必
要な情報受授を行なつて回線接続部１４の制御が
される。本発明の同期回線接続装置は上記回線接
続部を構成する装置である。 FIG. 1 shows an example of a connection configuration of a communication control device to which the present invention is applied. That is, the microprogram processing section 10, the memory section 11, the common control section 1
2. Consists of a host device interface section 13 and a plurality of line connection sections 14, 14-1, to 14-n, etc., and the line connection section 14 has line termination devices 15, 15-1, 15-2 to 15, respectively. -n is connected for two lines. The line is a full duplex synchronous data line. Then, the line termination device 15 and the line connection section 1
4 are connected by the predetermined T line, R line, C line, I line and S line. Then, the microprogram processing section 10, memory section 11, common control section 12, host device interface section 13, and line connection section are connected to a common bus line 100, necessary information is exchanged, and the line connection section 14 controls are performed. The synchronous line connection device of the present invention is a device that constitutes the above-mentioned line connection section.

第２図は、本発明の一実施例である同期回線接
続装置を示すブロツク図である。すなわち、汎用
送受信用LSI３１、読出し書込み可能なレジスタ
３２、クロツク発生回路３３、ダイレクト・メモ
リ・アクセス（DMA）制御回路３４、回線接続
制御回路３５等は双方向性バス線１００、DMA
要求線１０１、DMA受付線１０２、DMAアドレ
ス線１０３、割込信号線１０４、書込信号線１０
５、読出信号線１０６等によつて（第１図に示
す）前記マイクロプログラム処理部１０、メモリ
部１１、共通制御部１２に接続される。そして、
送信制御回路３６、切断復旧監視回路３７および
前記送受信用LSI並びに前記レジスタ３２は前記
Ｔ線、Ｒ線、Ｃ線、Ｉ線、Ｓ線のいずれか１つ以
上を介して前記回線終端装置１５（第１図参照）
に接続される。なお、該回線接続装置は全二重２
回線分を収容するが第２図では１回線分のみ示さ
れ他は省略されている。また、バス線、データ
線、アドレス線等は１本で図示しているが実際に
は必要なビツト数を有する。そして、汎用送受信
用LSI３１、レジスタ３２、クロツク発生回路３
３，DMA制御回路３４は回線接続部制御回路３
５の出力線によつて選択され、書込信号線１０５
によりデータバス１００のデータを読み込み、若
しくは読出信号線１０６によりマルチプレクサ３
０を経由してデータバス１００に読み出されるよ
うに構成されている。 FIG. 2 is a block diagram showing a synchronous line connection device which is an embodiment of the present invention. That is, the general-purpose transmitting/receiving LSI 31, readable/writable register 32, clock generation circuit 33, direct memory access (DMA) control circuit 34, line connection control circuit 35, etc. are connected to the bidirectional bus line 100, DMA
Request line 101, DMA reception line 102, DMA address line 103, interrupt signal line 104, write signal line 10
5. It is connected to the microprogram processing section 10, memory section 11, and common control section 12 (shown in FIG. 1) through readout signal lines 106 and the like. and,
The transmission control circuit 36, the disconnection recovery monitoring circuit 37, the transmitting/receiving LSI, and the register 32 are connected to the line termination device 15 ( (See Figure 1)
connected to. The line connection device is full duplex 2
Although it accommodates lines, only one line is shown in FIG. 2 and the others are omitted. Furthermore, although one bus line, data line, address line, etc. are shown in the figure, they actually have the necessary number of bits. Then, a general-purpose transmitting/receiving LSI 31, a register 32, a clock generation circuit 3
3, DMA control circuit 34 is line connection part control circuit 3
5 and is selected by the write signal line 105.
reads the data on the data bus 100, or reads the data from the multiplexer 3 using the read signal line 106.
0 to the data bus 100.

前記送受信用LSI３１は、送信データレジス
タ、受信データレジスタ、直並列変換制御回路等
を内蔵する。そして、通常の送信においては、送
信データはDMA制御回路３４の制御により（第
１図の）メモリ部１１から１文字ごとに前記送信
データレジスタに書き込まれＳ線のタイミングに
同期して直列データに変換されて直列データ出力
線４１から送信制御回路３６を介してＴ線へ送出
される。受信データはＲ線から切断復旧監視回路
３７を介して送受信用LSI３１の直並列変換制御
回路で並列ビツトに変換され、フラグ検出を行い
同期化された後前記受信データレジスタに書き込
まれ、DMA制御回路３４の制御によりバス線１
００を介して（第１図の）メモリ部１１内の受信
データバツフアに書き込まれる。送信データが送
受信用LSI３１内の送信レジスタから直並列変換
回路に送られたとき、または受信データが直並列
変換回路から受信データレジスタに送られたとき
に、DMA制御回路３４に制御が渡され、DMA制
御回路３４は、DMA要求線１０１を“１”にセ
ツトし、（第１図の）マイクロプログラム処理部
１０によりDMA受付線１０２が“１”にセツト
されるのを待つ。DMA受付線１０２が“１”に
セツトされると、DMA動作が開始され、DMAア
ドレス線１０３で示されるアドレスに送受信デー
タが読み出され若しくは書込まれる。DMA動作
はDMA要求線１０１を“０”にリセツトされ、
かつDMA受付線１０２が“０”にリセツトされ
ると完了する。 The transmitting/receiving LSI 31 includes a transmitting data register, a receiving data register, a serial/parallel conversion control circuit, and the like. In normal transmission, the transmission data is written character by character from the memory section 11 (shown in FIG. 1) into the transmission data register under the control of the DMA control circuit 34, and converted into serial data in synchronization with the timing of the S line. It is converted and sent from the serial data output line 41 to the T line via the transmission control circuit 36. The received data is converted into parallel bits by the serial-to-parallel conversion control circuit of the transmitting/receiving LSI 31 via the disconnection recovery monitoring circuit 37 from the R line, and after flag detection and synchronization, it is written to the received data register and sent to the DMA control circuit. Bus line 1 by control of 34
00 to the received data buffer in the memory section 11 (shown in FIG. 1). When transmission data is sent from the transmission register in the transmission/reception LSI 31 to the serial/parallel conversion circuit, or when reception data is sent from the serial/parallel conversion circuit to the reception data register, control is passed to the DMA control circuit 34, The DMA control circuit 34 sets the DMA request line 101 to "1" and waits for the DMA reception line 102 to be set to "1" by the microprogram processing unit 10 (shown in FIG. 1). When the DMA reception line 102 is set to "1", DMA operation is started, and transmitted/received data is read or written to the address indicated by the DMA address line 103. For DMA operation, the DMA request line 101 is reset to "0",
The process is completed when the DMA reception line 102 is reset to "0".

前記レジスタ３２は、データバス１００の各ビ
ツトを読み込むレジスタ要素を内蔵し、かつ、Ｉ
線、Ｒ線および切断復旧監視回路の出力線の情報
を任意のビツトに書き込むことができる。また該
レジスタの任意のビツトの論理状態はＣ線によつ
て送出され、またＴ線制御線４２およびマルチプ
レクサ選択線４３により送信制御回路３６に送ら
れる。該レジスタの内容はマルチプレクサ３０を
介してバス線１００に読みとられることができ
る。 The register 32 includes register elements for reading each bit of the data bus 100, and
Information on the line, R line, and output line of the disconnection recovery monitoring circuit can be written to any bit. Further, the logic state of any bit of the register is sent by the C line, and is also sent to the transmission control circuit 36 by the T line control line 42 and multiplexer selection line 43. The contents of the register can be read onto bus line 100 via multiplexer 30.

クロツク発生回路３３は、一定速度の第１クロ
ツク信号および通信速度の第２クロツク信号を発
生するプログラム制御可能なクロツク発生回路
で、制御情報に従つて上記第１クロツク信号また
は第２クロツク信号を出力し、その出力クロツク
信号はクロツク線５４を介して切断復旧監視回路
３７に与えられる。上記第１クロツク信号は、切
断未検出状態で復旧要求紙５１の論理状態が
“０”の場合Ｉ線がオフでかつＲ線が“０”の状
態を規定時間（10ｍｓ）以上継続することを検出
するためのクロツクである。切断検出後は通信速
度の前記第２クロツクが出力される。 The clock generation circuit 33 is a programmable clock generation circuit that generates a first clock signal at a constant speed and a second clock signal at a communication speed, and outputs the first clock signal or the second clock signal according to control information. The output clock signal is applied to the disconnection recovery monitoring circuit 37 via the clock line 54. The first clock signal indicates that when a disconnection is not detected and the logical state of the recovery request paper 51 is "0", the I line is off and the R line is "0" for a specified time (10 ms) or more. This is a clock for detection. After the disconnection is detected, the second clock at the communication speed is output.

回線接続部制御回路３５は、上記各部の接続制
御を行い、かつ送受信データのオーバラン、フレ
ームの終了、切断指示、復旧完了指示等を検出し
たときは割込信号線１０４を“１”にセツトして
（第１図の）マイクロプログラム処理部１０に知
らせる。マイクロプログラム処理部は割込信号線
１０４が“１”にセツトされると割込原因解析、
割込処理等を行う。 The line connection section control circuit 35 controls the connection of each section mentioned above, and sets the interrupt signal line 104 to "1" when it detects an overrun of transmitted/received data, the end of a frame, a disconnection instruction, a restoration completion instruction, etc. and informs the microprogram processing section 10 (shown in FIG. 1). When the interrupt signal line 104 is set to "1", the microprogram processing section analyzes the cause of the interrupt,
Performs interrupt processing, etc.

送信制御回路３６は、前記LSI３１からの直列
データ出力線４１およびレジスタ３２からのＴ線
制御線４２が入力され、この両入力を前記マルチ
プレクサ選択線４３により択一的に選択してＴ線
に出力する。例えば、第３図に示すように構成さ
れる。第３図において参照数字４４はマルチプレ
クサ、参照数字４５はドライバである。 The transmission control circuit 36 receives the serial data output line 41 from the LSI 31 and the T-line control line 42 from the register 32, selectively selects both inputs using the multiplexer selection line 43, and outputs the selected inputs to the T-line. do. For example, it is configured as shown in FIG. In FIG. 3, reference numeral 44 is a multiplexer and reference numeral 45 is a driver.

前記切断復旧監視回路３７は、例えば第４図に
示すように構成される。すなわち、Ｒ線、Ｉ線の
入力信号はそれぞれレシーバ６６を介して、Ｉ線
はそのまま、Ｒ線はインバータ６５を介して前記
（第２図の）レジスタ３２に送られ該レジスタの
任意のビツトに書き込まれる。またＲ線の情報は
前記（第２図の）LSI３１にも送られている。さ
らに、Ｉ線の信号をインバータ６３で反転させて
アンドゲート６１に入力させる。アンドゲート６
１の他の入力にはＲ線をインバータ６５を介して
接続し、もう１つ他の入力には復旧要求線５１の
論理状態をインバータ６４で反転して入力させ
る。復旧要求線５１は前記（第２図の）レジスタ
３２の１つの出力線であり、切断未検出状態では
その論理状態は“０”である。上記アンドゲート
６１の出力線は監視回路６０に接続される。監視
回路６０には、回線接続中切断未検出状態では前
記クロツク発生器３３（第２図参照）からクロツ
ク線５４によつて前記第１クロツクが送られて監
視モードに設定されている。該第１クロツクは通
信速度とは無関係な一定速度のクロツクであり、
切断未検出状態でＩ線がオフでかつＲ線が“０”
の状態を一定時間（10ｍｓ）以上継続することを
検出するためのクロツクである。監視回路６０
は、前記アンドゲート６１の入力条件が満足され
るとクロツク線５４によつて切断指示の監視状態
に入り、10ｍｓ以上になると第５図ｅに示すよう
に切断指示割込線５２に出力信号を出し、同時に
前記（第２図の）レジスタ３２の切断指示検出ビ
ツトを“１”にセツトする。前記一定時間（10ｍ
ｓ）以内にＩ線がオフからオンへ変化するか若し
くはＲ線が“０”から“１”に戻つた場合は監視
回路６０は初期設定される。この結果10ｍｓ以内
の回線瞬断等によつては前記切断指示検出ビツト
は“１”にならない。勿論切断指示割込線５２に
も出力信号は出ない。すなわち、回線接続状態は
維持されている。換言すれば10ｍｓ以内の瞬断に
よつて切断されることはない。上記第１クロツク
は相手側から送られるクロツクとは無関係に、内
蔵するクロツク発生回路３３によつて与えられて
いるから伝送路が瞬断中でも監視状態を継続する
ことが可能である。 The disconnection recovery monitoring circuit 37 is configured as shown in FIG. 4, for example. That is, the input signals of the R line and I line are sent to the register 32 (shown in FIG. 2) through the receiver 66, the I line is sent as is, and the R line is sent to the register 32 (shown in FIG. 2) via the inverter 65, and input to any bit of the register. written. Information on the R line is also sent to the LSI 31 (shown in FIG. 2). Furthermore, the signal on the I line is inverted by an inverter 63 and inputted to an AND gate 61. and gate 6
The R line is connected to the other input of 1 via an inverter 65, and the logic state of the recovery request line 51 is inverted by an inverter 64 and inputted to the other input. The recovery request line 51 is one output line of the register 32 (shown in FIG. 2), and its logic state is "0" when no disconnection is detected. The output line of the AND gate 61 is connected to a monitoring circuit 60. When the line is connected and disconnection is not detected, the first clock is sent to the monitoring circuit 60 from the clock generator 33 (see FIG. 2) via the clock line 54, and the monitoring circuit 60 is set in a monitoring mode. The first clock is a constant speed clock independent of communication speed;
When disconnection is not detected, I line is off and R line is “0”
This is a clock for detecting that the state continues for a certain period of time (10ms) or more. Monitoring circuit 60
When the input conditions of the AND gate 61 are satisfied, the clock line 54 enters a cutting instruction monitoring state, and when the time exceeds 10 ms, an output signal is sent to the cutting instruction interrupt line 52 as shown in FIG. 5e. At the same time, the cut instruction detection bit of the register 32 (shown in FIG. 2) is set to "1". The specified period of time (10m
If the I line changes from off to on or the R line returns from "0" to "1" within s), the monitoring circuit 60 is initialized. As a result, the disconnection instruction detection bit does not become "1" due to a momentary line disconnection or the like within 10 ms. Of course, no output signal is output to the disconnection instruction interrupt line 52 either. In other words, the line connection state is maintained. In other words, it will not be disconnected due to a momentary interruption of less than 10ms. Since the first clock is provided by the built-in clock generation circuit 33, regardless of the clock sent from the other party, the monitoring state can be continued even if the transmission line is momentarily interrupted.

アンドゲート６１の入力条件の満足が一定時間
以上継続されて前記切断指示割込線５２に出力信
号が出力されると（第２図の）回線接続制御回路
３５を介して割込信号線１０４が“１”にセツト
される。マイクロプログラム処理部１０（第１図
参照）は割込信号線１０４が“１”にセツトされ
ると割込原因の検出動作を行い、前記レジスタ３
２の切断指示検出ビツトが“１”であることを検
出すると、レジスタ３２の各ビツトを書き替える
ことにより、Ｔ線を“０”に（第５図ａ参照）、
Ｃ線を“オフ”に（第５図ｂ参照）復旧要求線５
１を“１”にし（第５図ｆ参照）、切断指示割込
線５２の出力は“０”となる（第５図ｅ参照）。
同時に、クロツク発生回路３２のクロツクを当該
回線の通信速度と同じ速度の第２クロツク信号に
セツトし（第５図ｈ参照）、復旧要求モードに設
定して復旧完了指示を持つ。 When the input condition of the AND gate 61 continues to be satisfied for a certain period of time or more and an output signal is output to the disconnection instruction interrupt line 52, the interrupt signal line 104 is output via the line connection control circuit 35 (shown in FIG. 2). Set to “1”. When the interrupt signal line 104 is set to "1", the microprogram processing section 10 (see FIG. 1) performs an operation to detect the cause of the interrupt, and registers the register 3.
When it is detected that the cutting instruction detection bit 2 is "1", the T line is set to "0" by rewriting each bit in the register 32 (see FIG. 5a).
Turn C line “off” (see Figure 5b) Recovery request line 5
1 is set to "1" (see FIG. 5f), and the output of the cutting instruction interrupt line 52 becomes "0" (see FIG. 5e).
At the same time, the clock of the clock generation circuit 32 is set to a second clock signal having the same speed as the communication speed of the line (see FIG. 5h), the recovery request mode is set, and a recovery completion instruction is given.

次に、第４図において、復旧要求線５１および
インバータ６３の出力（Ｉ線の否定出力）がアン
ドゲート６２に入力されている。そして、復旧要
求線５１が“１”になつて前記第２クロツクがク
ロツク線５４で送られている状態では、監視回路
６０は前記第２クロツクによつてＩ線がオフの状
態を監視し、Ｉ線オフの状態が例えば16ビツトタ
イム以上のとき第５図ｃに示すようにＲ線が
“０”から“１”に変化すると、第５図ｇに示す
ように復旧完了指示割込線５３に出力信号を出す
と同時に前記レジスタ３２（第２図参照）の復旧
完了指示検出ビツトを“１”にセツトする。前述
と同様にマイクロプログラム処理部１０（第１図
参照）は割込原因の検出動作を行い前記復旧完了
指示検出ビツトが“１”であることを検出すると
その内容を書き替えることにより、第５図ｆに示
すように復旧要求線５１を“０”にして復旧完了
指示割込線５３の出力を停止させる。（第５図ｇ
参照）同時にクロツク発生回路３３のクロツク出
力を前記第１クロツク信号に変更させる（第５図
ｈ参照）。以上で復旧動作が完了した。また、第
４図から理解されるように、Ｉ線はそのまま、Ｒ
線はインバータ６５を通じて（第２図の）レジス
タ３２へ導かれている。従つてこれらの論理状態
はレジスタ３２に書き込まれマイクロプログラム
処理部１０によつて読出し可能である。以上のよ
うに、監視モードの切替と、第１、第２クロツク
の制御によつて、Ｉ線とＲ線の状態を監視し、切
断指示と復旧完了指示の検出、報告を共通化され
た監視手段によつて達成できる。また、そのため
にパルス発信器を２個設ける必要はない。 Next, in FIG. 4, the recovery request line 51 and the output of the inverter 63 (the negative output of the I line) are input to an AND gate 62. When the recovery request line 51 is set to "1" and the second clock is being sent on the clock line 54, the monitoring circuit 60 uses the second clock to monitor whether the I line is off, For example, when the I line is off for more than 16 bit times and the R line changes from "0" to "1" as shown in FIG. At the same time as outputting the output signal, the recovery completion indication detection bit of the register 32 (see FIG. 2) is set to "1". Similarly to the above, the microprogram processing section 10 (see FIG. 1) performs an operation to detect the cause of the interrupt, and when it detects that the restoration completion instruction detection bit is "1", it rewrites the contents to detect the fifth bit. As shown in FIG. f, the restoration request line 51 is set to "0" to stop the output of the restoration completion instruction interrupt line 53. (Figure 5g
(See FIG. 5h) At the same time, the clock output of the clock generating circuit 33 is changed to the first clock signal (see FIG. 5h). The recovery operation is now complete. Also, as can be understood from Fig. 4, the I line remains unchanged, and the R
The line is routed through an inverter 65 to resistor 32 (FIG. 2). Therefore, these logic states are written into the register 32 and can be read by the microprogram processing unit 10. As described above, by switching the monitoring mode and controlling the first and second clocks, the status of the I and R lines can be monitored, and the detection and reporting of disconnection instructions and restoration completion instructions can be performed in common. It can be achieved by means. Moreover, it is not necessary to provide two pulse generators for this purpose.

なお、発呼の場合は第５図ａに示すように（レ
ジスタンの当制御ビツトの組合せによつて）Ｔ線
を“１”にし、次いでマルチプレクサ選択線によ
り前記送受信用LSIの出力送信データが送出され
る。データ送信後はＴ線は再び“１”に制御され
れる。その後切断指示ビツトが検出されるとレジ
スタビツトの書き替えによりＴ線およびＣ線が
“０”に制御されることは前述した。上述のＴ線
およびＣ線制御の状態は第５図ａおよびｂに示さ
れている。 In the case of a call, the T line is set to "1" (by the combination of the control bits of the register) as shown in FIG. be done. After data transmission, the T line is controlled to "1" again. As mentioned above, when the cutting instruction bit is detected thereafter, the T line and the C line are controlled to "0" by rewriting the register bit. The states of the T-line and C-line control described above are shown in FIGS. 5a and 5b.

以上のように、本発明においては、制御情報、
監視情報等は読出し書込み可能なレジスタに書き
込み、該レジスタを介して各制御線の論理状態を
制御し、また制御状態は該レジスタを介してマイ
クロプログラム処理部へ報告するように構成し、
かつ、プログラム制御可能なクロツク発生回路の
出力クロツクと監視モードの切替えによつて、切
断指示と復旧完了指示の検出、報告を共通化した
監視回路で達成できるように構成したから、ハー
ドウエア量を減少させたプログラム制御可能で、
かつ、所定の同期インタフエースを有する同期回
線接続装置を提供することができる。 As described above, in the present invention, control information,
Monitoring information, etc. is written in a readable and writable register, the logical state of each control line is controlled via the register, and the control state is reported to the microprogram processing section via the register,
In addition, by switching the output clock of a program-controllable clock generation circuit and the monitoring mode, a common monitoring circuit can detect and report disconnection instructions and recovery completion instructions, reducing the amount of hardware required. Reduced program controllable,
Moreover, it is possible to provide a synchronous line connection device having a predetermined synchronous interface.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明が適用される通信制御装置全体
の構成を示すブロツク図、第２図は本発明の一実
施例を示すブロツク図、第３図は送信制御回路の
一例を示すブロツク図、第４図は切断復旧監視回
路の一例を示すブロツク図、第５図ａ〜ｈはそれ
ぞれＴ線の信号状態、Ｃ線の信号、Ｒ線の信号、
Ｉ線の状態、切断指示割込線の論理状態、復旧要
求線の論理状態、復旧完了指示割込線およびクロ
ツク線のクロツクを示すタイムチヤートである。 図において、１０……マイクロプログラム処理
部、１１……メモリ部、１２……共通制御部、１
３……上位装置インタフエース部、１４，１４−
１〜１４−ｎ……回線接続部、１５，１５−１〜
１５−ｍ……回線終端装置、３０……マルチプレ
クサ、３１……汎用送受信用LSI、３２……読出
し書込み可能なレジスタ、３３……クロツク発生
回路、３４……DMA制御回路、３５……回線接
続部制御回路、３６……送信制御回路、３７……
切断復旧監視回路、４１……送信データ出力線、
４２……Ｔ線制御線、４３……マルチプレクサ選
択線、４４……マルチプレクサ、４５……ドライ
バ、５１……復旧要求線、５２……切断指示割込
線、５３……復旧完了指示割込線、５４……クロ
ツク線、６０……監視回路、６１，６２……アン
ドゲート、６３〜６５……インバータ、６６……
レシーバ、１００……双方向性バス、１０１……
DMA要求線、１０２……DMA受付線、１０３…
…DMAアドレス線、１０４……割込信号線、１
０５……書込信号線、１０６……読出信号線、Ｔ
……送信線、Ｒ……受信線、Ｃ……コントロール
線、Ｉ……インデイケーシヨン線、Ｓ……タイミ
ング線。 FIG. 1 is a block diagram showing the overall configuration of a communication control device to which the present invention is applied, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram showing an example of a transmission control circuit. Fig. 4 is a block diagram showing an example of a disconnection recovery monitoring circuit, and Fig. 5 a to h show the signal states of the T line, C line signal, R line signal, respectively.
This is a time chart showing the state of the I line, the logical state of the disconnection instruction interrupt line, the logical state of the recovery request line, the recovery completion instruction interrupt line, and the clocks of the clock line. In the figure, 10...Microprogram processing unit, 11...Memory unit, 12...Common control unit, 1
3... Upper device interface section, 14, 14-
1 to 14-n...Line connection section, 15, 15-1 to
15-m...Line termination device, 30...Multiplexer, 31...General purpose transmitting/receiving LSI, 32...Readable and writable register, 33...Clock generation circuit, 34...DMA control circuit, 35...Line connection Part control circuit, 36... Transmission control circuit, 37...
Disconnection recovery monitoring circuit, 41...transmission data output line,
42...T line control line, 43...Multiplexer selection line, 44...Multiplexer, 45...Driver, 51...Recovery request line, 52...Disconnection instruction interrupt line, 53...Recovery completion instruction interrupt line , 54...Clock line, 60...Monitoring circuit, 61, 62...AND gate, 63-65...Inverter, 66...
Receiver, 100...Bidirectional bus, 101...
DMA request line, 102...DMA reception line, 103...
...DMA address line, 104...Interrupt signal line, 1
05...Write signal line, 106...Read signal line, T
...Transmission line, R...Reception line, C...Control line, I...Indication line, S...Timing line.

Claims (1)

【特許請求の範囲】 １ 送信線、受信線、コントロール線、インデイ
ケーシヨン線および信号エレメントタイミング線
により回線終端装置と接続され、マイクロプログ
ラム処理により共通制御される同期回線接続装置
において、 送受信データの直並列変換手段と、 前記受信線およびインデイケーシヨン線を含む
線の情報および制御情報を記憶させるための読出
し書込み可能なレジスタと、 一定速度の第１クロツク信号および通信速度の
第２クロツク信号を発生するプログラム制御可能
なクロツク発生手段と、 前記直並列変換手段の出力である送信データ信
号と前記レジスタから出力された送信線制御信号
とを前記レジスタの制御情報に従つて択一的に選
択出力する送信制御回路と、 前記受信線、インデイケーシヨン線および前記
レジスタの制御情報を入力し、前記クロツク発生
手段の出力クロツクによつて所定の条件で切断指
示信号および復旧完了指示信号を出力する切断復
旧監視回路と を備えたことを特徴とする同期回線接続装置。[Claims] 1. A synchronous line connection device connected to a line termination device by a transmission line, a reception line, a control line, an indication line, and a signal element timing line, and commonly controlled by microprogram processing, comprising: a serial/parallel conversion means; a readable/writable register for storing information and control information of lines including the receiving line and the indication line; and a first clock signal at a constant speed and a second clock signal at a communication speed. program-controllable clock generation means for generating a clock, and selectively outputting a transmission data signal that is an output of the serial-to-parallel conversion means and a transmission line control signal output from the register according to control information of the register. a transmission control circuit that inputs control information of the reception line, the indication line, and the register, and outputs a disconnection instruction signal and a recovery completion instruction signal under predetermined conditions according to the output clock of the clock generation means; A synchronous line connection device comprising a recovery monitoring circuit.