JPS6251525B2 - - Google Patents
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- Publication number
- JPS6251525B2 JPS6251525B2 JP55016375A JP1637580A JPS6251525B2 JP S6251525 B2 JPS6251525 B2 JP S6251525B2 JP 55016375 A JP55016375 A JP 55016375A JP 1637580 A JP1637580 A JP 1637580A JP S6251525 B2 JPS6251525 B2 JP S6251525B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- signal
- operation signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000013256 coordination polymer Substances 0.000 description 18
- 230000001960 triggered effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/12—Output circuits with parallel read-out
Landscapes
- Communication Control (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は計算機、マイクロコンピユータなどの
データ処理システム（以下システムと呼ぶ）に接
続又は内蔵される計数回路に関する。
データ処理システム（以下システムと呼ぶ）に接
続又は内蔵される計数回路に関する。
かかるシステムが、たとえば電圧・回転数等の
アナログ量の信号を扱う場合、その信号は一般に
Ａ／Ｄコンバータ・磁気センサーなどによりパル
ス信号に変換して扱われる。この様な場合その量
はパルス信号を計数する計数回路にて累計され処
理システムに読取られる。
アナログ量の信号を扱う場合、その信号は一般に
Ａ／Ｄコンバータ・磁気センサーなどによりパル
ス信号に変換して扱われる。この様な場合その量
はパルス信号を計数する計数回路にて累計され処
理システムに読取られる。
アナログ量からパルス信号への変換回路は各種
提供されており本発明には直接開係無いため具体
的な説明は省略し、以下高レベル又は低レベルの
２値論理信号に変換されたパルス信号をもとに説
明を行う。
提供されており本発明には直接開係無いため具体
的な説明は省略し、以下高レベル又は低レベルの
２値論理信号に変換されたパルス信号をもとに説
明を行う。
第１図は従来の計数回路の例を示す図で、ｎビ
ツトパルスカウンタ（CNT）１には計数回路へ
の入力パルス信号CP及びシステムからのリセツ
ト操作信号RESが入力され、システム入力用ア
ンドゲート（G1〜Ｇo）２〜４はカウンタ
（CNT）１からの計数出力とシステムからの読取
操作信号RDが入力され、その出力D1〜Ｄoはシス
テムへのデータ入力となる。システムは計数回路
が計数を開始する前にリセツト操作信号RESを
発生してカウンタ１をクリアする。カウンタ４は
入力パルスCPの立下がり時にトリガされて計数
を行い、入力したパルス数を計数した結果を常に
アンドゲート（G1〜Ｇo）２〜４に供給する。シ
ステムは必要なタイミングで読取操作信号RDを
発生し、アンドゲート出力D1〜Ｄoを介して計数
結果を読取り、所定のデータ処理を行う。
ツトパルスカウンタ（CNT）１には計数回路へ
の入力パルス信号CP及びシステムからのリセツ
ト操作信号RESが入力され、システム入力用ア
ンドゲート（G1〜Ｇo）２〜４はカウンタ
（CNT）１からの計数出力とシステムからの読取
操作信号RDが入力され、その出力D1〜Ｄoはシス
テムへのデータ入力となる。システムは計数回路
が計数を開始する前にリセツト操作信号RESを
発生してカウンタ１をクリアする。カウンタ４は
入力パルスCPの立下がり時にトリガされて計数
を行い、入力したパルス数を計数した結果を常に
アンドゲート（G1〜Ｇo）２〜４に供給する。シ
ステムは必要なタイミングで読取操作信号RDを
発生し、アンドゲート出力D1〜Ｄoを介して計数
結果を読取り、所定のデータ処理を行う。
第２図は第１図に示した回路の動作を示すタイ
ムチヤートでCPは入力パルス信号、CNTはカウ
ンタ出力、RDは読取操作信号、Ｄはアンドゲー
トG1〜Ｇo出力を示し、ONT及びＤは複数ビツト
であるため変化のタイミング及び２進化コードに
て表現されている。カウンタ１は入力パルス信号
CPの立下り時にトリガされ、その出力はＫ−
１、Ｋ、Ｋ＋１と計数値が変化する。
ムチヤートでCPは入力パルス信号、CNTはカウ
ンタ出力、RDは読取操作信号、Ｄはアンドゲー
トG1〜Ｇo出力を示し、ONT及びＤは複数ビツト
であるため変化のタイミング及び２進化コードに
て表現されている。カウンタ１は入力パルス信号
CPの立下り時にトリガされ、その出力はＫ−
１、Ｋ、Ｋ＋１と計数値が変化する。
システムからの読取操作信号RDが低レベルの
期間Lでは、アンドゲートG1〜Ｇoは閉じておりそ
の出力Ｄは０で、読取操作信号RDが高レベルの
期間ＴHにおいてのみカウンタの計数値が出力さ
れる。
期間Lでは、アンドゲートG1〜Ｇoは閉じておりそ
の出力Ｄは０で、読取操作信号RDが高レベルの
期間ＴHにおいてのみカウンタの計数値が出力さ
れる。
入力パルス信号CPと読取操作信号RDは非同期
にカウンタ１およびアンドゲート２〜４に入力さ
れるので、読取操作信号RDが高レベルの期間ＴH
に入力パルス信号が立下つた場合、これに応答し
てカウンタは計数を行い期間ＴH内でアンドゲー
ト出力が変化する。
にカウンタ１およびアンドゲート２〜４に入力さ
れるので、読取操作信号RDが高レベルの期間ＴH
に入力パルス信号が立下つた場合、これに応答し
てカウンタは計数を行い期間ＴH内でアンドゲー
ト出力が変化する。
一般にシステムが読取操作信号RDを出力して
いる期間に読取られるデータは変化しないものと
して設計されており、読取られるデータが変化す
る場合、正確なデータの読取が行なわれない読取
エラーを起こす。
いる期間に読取られるデータは変化しないものと
して設計されており、読取られるデータが変化す
る場合、正確なデータの読取が行なわれない読取
エラーを起こす。
前述の様な読取エラーの発生の確率は低いと考
えられるがシステムは誤つたデータを読取つても
誤りの判断は出来ないため、多くの処理にその誤
つたデータが使用される可能性がありシステムの
動作に重大な障害を与える。
えられるがシステムは誤つたデータを読取つても
誤りの判断は出来ないため、多くの処理にその誤
つたデータが使用される可能性がありシステムの
動作に重大な障害を与える。
本発明の目的は、入力パルス信号と読取操作信
号とが非同期に発生する計数回路の同期化を計
り、パルス計数結果を読取る時の読取エラーを防
止することにある。
号とが非同期に発生する計数回路の同期化を計
り、パルス計数結果を読取る時の読取エラーを防
止することにある。
本発明は入力されるパルス信号を計数し、その
計数結果を読取操作信号に応答して出力する計数
回路において、入力パルス信号およびその反転信
号を夫々入力し、読取操作信号が発生されている
期間は閉じ、発生されていない期間は開くように
動作するゲート回路と、該ゲート回路の出力によ
つてセツトおよびリセツトされるフリツプ・フロ
ツプとを設け、該フリツプ・フロツプの出力をカ
ウントパルス信号として計数するようにしたこと
を特徴とするものである。
計数結果を読取操作信号に応答して出力する計数
回路において、入力パルス信号およびその反転信
号を夫々入力し、読取操作信号が発生されている
期間は閉じ、発生されていない期間は開くように
動作するゲート回路と、該ゲート回路の出力によ
つてセツトおよびリセツトされるフリツプ・フロ
ツプとを設け、該フリツプ・フロツプの出力をカ
ウントパルス信号として計数するようにしたこと
を特徴とするものである。
第３図を開いて本発明の計数回路の一実施例を
示す。２個の反転回路I1，I2と、２個のアンドゲ
ートA1，A2と、セツトリセツトフリツプフロツ
プＦ／Ｆで構成されるパルス制御回路５（図中点
線で囲つて示す）を第１図に示した回路のパルス
信号の入力段に追加し、パルス信号CPを読取操
作信号RDによつてパルス制御回路で制御し、制
御された出力パルスCKをカウントパルスとして
カウンタ１に供給する。
示す。２個の反転回路I1，I2と、２個のアンドゲ
ートA1，A2と、セツトリセツトフリツプフロツ
プＦ／Ｆで構成されるパルス制御回路５（図中点
線で囲つて示す）を第１図に示した回路のパルス
信号の入力段に追加し、パルス信号CPを読取操
作信号RDによつてパルス制御回路で制御し、制
御された出力パルスCKをカウントパルスとして
カウンタ１に供給する。
前述以外の符号は第１図と同様である。
パルス制御回路５は、パルス信号CPを反転回
路I1およびアンドゲートA1に入力し、反転回路I1
の出力をアンドゲートA2に入力し、読取操作信
号RDを入力とする反転回路I2の出力をアンドゲ
ートA1とA2の両方に入力し、アンドゲートA1出
力をフリツプフロツプのセツト入力端に、アンド
ゲートA2出力をリセツト入力端に夫々入力する
事により構成される。
路I1およびアンドゲートA1に入力し、反転回路I1
の出力をアンドゲートA2に入力し、読取操作信
号RDを入力とする反転回路I2の出力をアンドゲ
ートA1とA2の両方に入力し、アンドゲートA1出
力をフリツプフロツプのセツト入力端に、アンド
ゲートA2出力をリセツト入力端に夫々入力する
事により構成される。
システムからの読取操作信号RDが低レベルの
場合、反転回路I2出力は高レベルで、アンドゲー
トA1とA2はともに開いており、入力パルスCPが
高レベルの時に反転回路I1の出力は低レベル、ア
ンドゲートA1の出力は高レベル、アンドゲート
A2の出力は低レベルとなり、フリツプフロツプ
Ｆ／Ｆはセツトされ、その出力CKは高レベルと
なる。入力パルスCPが低レベルの時には反転回
路I1の出力は高レベル、アンドゲートA1の出力は
低レベル、アンドゲートA2の出力は高レベルと
なり、フリツプフロツプＦ／Ｆはリセツトされ、
その出力CKは低レベルとなる。この結果、シス
テムからの読取操作信号RDがなければ、入力パ
ルスCPはそのままカウントパルスCKとしてカウ
ンタ１に入力される。
場合、反転回路I2出力は高レベルで、アンドゲー
トA1とA2はともに開いており、入力パルスCPが
高レベルの時に反転回路I1の出力は低レベル、ア
ンドゲートA1の出力は高レベル、アンドゲート
A2の出力は低レベルとなり、フリツプフロツプ
Ｆ／Ｆはセツトされ、その出力CKは高レベルと
なる。入力パルスCPが低レベルの時には反転回
路I1の出力は高レベル、アンドゲートA1の出力は
低レベル、アンドゲートA2の出力は高レベルと
なり、フリツプフロツプＦ／Ｆはリセツトされ、
その出力CKは低レベルとなる。この結果、シス
テムからの読取操作信号RDがなければ、入力パ
ルスCPはそのままカウントパルスCKとしてカウ
ンタ１に入力される。
一方、システムから読取操作信号RDが出力さ
れ、そのレベルが高レベルになると、反転回路I2
の出力は低レベルで、アンドゲートA1とA2はと
もに閉じられ、入力パルスCPはアンドゲートA1
とA2によつて禁止される。よつて、この間フリ
ツプフロツプＦ／Ｆは以前の状態を保持し、パル
ス制御回路によつてカウンタの計数動作が阻止さ
れる。
れ、そのレベルが高レベルになると、反転回路I2
の出力は低レベルで、アンドゲートA1とA2はと
もに閉じられ、入力パルスCPはアンドゲートA1
とA2によつて禁止される。よつて、この間フリ
ツプフロツプＦ／Ｆは以前の状態を保持し、パル
ス制御回路によつてカウンタの計数動作が阻止さ
れる。
第４図は第３図に示した実施例の動作を示すタ
イムチヤートでCPは入力パルス信号、CKはパル
ス制御回路から出力されるカウントパルス信号、
CNTはカウンタ出力、RDは読取操作信号、Ｄは
アンドゲート出力を示す。
イムチヤートでCPは入力パルス信号、CKはパル
ス制御回路から出力されるカウントパルス信号、
CNTはカウンタ出力、RDは読取操作信号、Ｄは
アンドゲート出力を示す。
システムからの読取操作信号RDが低レベルの
期間ＴLにおいては、入力パルス信号CPはパルス
制御回路を伝搬してそのまま出力CKとなり、カ
ウンタはパルス制御回路出力CKの立下り時にト
リガされ計数を行なう。システムから読取操作信
号RDが出力され、レベルが高レベルとなる期間
ＴHにおいては、入力パルス信号CPの変化はパル
ス制御回路で伝搬が阻止され、その出力CKの変
化は保留され、同時にアンドゲートG1〜Ｇoは開
きその出力Ｄにカウンタの計数値が出力される。
期間ＴLにおいては、入力パルス信号CPはパルス
制御回路を伝搬してそのまま出力CKとなり、カ
ウンタはパルス制御回路出力CKの立下り時にト
リガされ計数を行なう。システムから読取操作信
号RDが出力され、レベルが高レベルとなる期間
ＴHにおいては、入力パルス信号CPの変化はパル
ス制御回路で伝搬が阻止され、その出力CKの変
化は保留され、同時にアンドゲートG1〜Ｇoは開
きその出力Ｄにカウンタの計数値が出力される。
本発明の計数回路によれば、読取操作信号が出
力され、そのレベルが高レベルである期間ＴHで
は、その間に入力パルス信号CPが立下つた場合
においても、パルス制御回路にてカウンタ１への
カウントパルスCKの変化は保留されるためカウ
ンタ計数値は変化せず、アンドゲートの出力Ｄが
乱されることはない。従つて、システムには正確
なデータが読取られ、読取エラーは生じない。な
お、読取完了後は読取操作信号RDが低レベルと
なるので、アンドゲートA1とA2とが開き、フリ
ツプフロツプはリセツトされる。従つて、その出
力CKはこの時点で立下り、カウンタ１は計数値
を＋１する。よつて、計数誤差も生じない。な
お、正確に計数動作を行なわしめるためには、読
取操作信号の高レベル期間は入力パルス信号CP
の間隔より短くしなければならない。
力され、そのレベルが高レベルである期間ＴHで
は、その間に入力パルス信号CPが立下つた場合
においても、パルス制御回路にてカウンタ１への
カウントパルスCKの変化は保留されるためカウ
ンタ計数値は変化せず、アンドゲートの出力Ｄが
乱されることはない。従つて、システムには正確
なデータが読取られ、読取エラーは生じない。な
お、読取完了後は読取操作信号RDが低レベルと
なるので、アンドゲートA1とA2とが開き、フリ
ツプフロツプはリセツトされる。従つて、その出
力CKはこの時点で立下り、カウンタ１は計数値
を＋１する。よつて、計数誤差も生じない。な
お、正確に計数動作を行なわしめるためには、読
取操作信号の高レベル期間は入力パルス信号CP
の間隔より短くしなければならない。
なお、実施例はパルス制御回路により、非同期
の入力パルス信号を読取操作信号に同期させ、パ
ルス計数結果の読取時における読取りエラーを防
止するものであるが、計数回路に対するシステム
の操作にはカウンタのリセツトやカウンタへの初
期データの設定などもあり、それらの操作におい
ても本発明の操作信号による同期化を実施でき
る。
の入力パルス信号を読取操作信号に同期させ、パ
ルス計数結果の読取時における読取りエラーを防
止するものであるが、計数回路に対するシステム
の操作にはカウンタのリセツトやカウンタへの初
期データの設定などもあり、それらの操作におい
ても本発明の操作信号による同期化を実施でき
る。
例えば、カウンタの値をリセツトする場合には
システムからリセツト操作信号が計数回路に供給
され、また、切期データを設定する場合には設定
すべきデータの信号とデータ設定操作信号が供給
される。ここで、リセツト操作やデータ設定操作
の信号と入力パルス信号と入力パルス信号の変化
が競合すると、カウンタの値が目的の値に設定で
きない誤動作が発生する。しかるに、実施例の読
取操作信号とともにリセツト操作信号やデータ設
定操作信号の論理和をとつてパルス制御回路に供
給すればリセツトやデータ設定の操作を行つてい
る時にカウンタの計数動作を保留させることがで
き、前述の競合が発生しなくなり、誤動作を防止
できる。
システムからリセツト操作信号が計数回路に供給
され、また、切期データを設定する場合には設定
すべきデータの信号とデータ設定操作信号が供給
される。ここで、リセツト操作やデータ設定操作
の信号と入力パルス信号と入力パルス信号の変化
が競合すると、カウンタの値が目的の値に設定で
きない誤動作が発生する。しかるに、実施例の読
取操作信号とともにリセツト操作信号やデータ設
定操作信号の論理和をとつてパルス制御回路に供
給すればリセツトやデータ設定の操作を行つてい
る時にカウンタの計数動作を保留させることがで
き、前述の競合が発生しなくなり、誤動作を防止
できる。
また、フリツプフロツプは入力パルスCPの立
上りでセツトされ、立下りでリセツトされる例を
示したが、逆に立上りでリセツトされ、立下りで
セツトされるものであつてもよい。
上りでセツトされ、立下りでリセツトされる例を
示したが、逆に立上りでリセツトされ、立下りで
セツトされるものであつてもよい。
また、カウンタは立下り時にトリガされて計数
するものでなくとも、立上り時にトリガされるも
のであつてもよい。
するものでなくとも、立上り時にトリガされるも
のであつてもよい。
以上述べた様に本発明によれば誤動作の無い計
数回路が容易に実現可能である。
数回路が容易に実現可能である。
第１図は従来の計数回路の例を示す図、第２図
は第１図に示した回路の動作を示すタイムチヤー
ト、第３図は本発明のカウンタ回路の一実施例
図、第４図は第３図に示した実施例の動作を示す
タイムチヤート、 １……ｎビツトパルスカウンタ、２〜４……シ
ステム入力用アンドゲート、５……パルス制御回
路、I1，I2……反転回路、A1，A2……アンドゲー
ト、Ｆ／Ｆ……セツトリセツトフリツプフロツ
プ、CP……入力パルス信号、CNT……カウンタ
出力、RD……読取操作信号、Ｄ，D1〜Ｄo……ア
ンドゲート出力、CK……パルス制御回路出力、
RES……リセツト操作信号。
は第１図に示した回路の動作を示すタイムチヤー
ト、第３図は本発明のカウンタ回路の一実施例
図、第４図は第３図に示した実施例の動作を示す
タイムチヤート、 １……ｎビツトパルスカウンタ、２〜４……シ
ステム入力用アンドゲート、５……パルス制御回
路、I1，I2……反転回路、A1，A2……アンドゲー
ト、Ｆ／Ｆ……セツトリセツトフリツプフロツ
プ、CP……入力パルス信号、CNT……カウンタ
出力、RD……読取操作信号、Ｄ，D1〜Ｄo……ア
ンドゲート出力、CK……パルス制御回路出力、
RES……リセツト操作信号。
Claims (1)
- １ 入力されるパルス信号の数を計数し、読取操
作信号に応答して計数結果を出力する計数回路に
おいて、前記パルス信号およびその反転信号を
夫々入力とし、前記読取操作信号が発生されてい
ない期間は開き、発生されている期間は閉じるよ
うに動作するゲート回路と、前記ゲート回路の出
力によつてセツトおよびリセツトされるフリツ
プ・フロツプとを設け、該フリツプ・フロツプの
出力をカウントパルス信号として計数することを
特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1637580A JPS56114441A (en) | 1980-02-13 | 1980-02-13 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1637580A JPS56114441A (en) | 1980-02-13 | 1980-02-13 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114441A JPS56114441A (en) | 1981-09-09 |
| JPS6251525B2 true JPS6251525B2 (ja) | 1987-10-30 |
Family
ID=11914539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1637580A Granted JPS56114441A (en) | 1980-02-13 | 1980-02-13 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56114441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235042A (ja) * | 1988-03-15 | 1989-09-20 | Pioneer Electron Corp | 光ピックアップ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689575A (en) * | 1985-07-15 | 1987-08-25 | Rca Corporation | Clock synchronization circuit for a computer timer |
| JPS62203420A (ja) * | 1986-03-03 | 1987-09-08 | Fanuc Ltd | カウンタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942274A (ja) * | 1972-03-03 | 1974-04-20 |
-
1980
- 1980-02-13 JP JP1637580A patent/JPS56114441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942274A (ja) * | 1972-03-03 | 1974-04-20 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01235042A (ja) * | 1988-03-15 | 1989-09-20 | Pioneer Electron Corp | 光ピックアップ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114441A (en) | 1981-09-09 |
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