JPS6251076B2 - - Google Patents
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- JPS6251076B2 JPS6251076B2 JP55027573A JP2757380A JPS6251076B2 JP S6251076 B2 JPS6251076 B2 JP S6251076B2 JP 55027573 A JP55027573 A JP 55027573A JP 2757380 A JP2757380 A JP 2757380A JP S6251076 B2 JPS6251076 B2 JP S6251076B2
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/06—Circuits specially adapted for rendering non-conductive gas discharge tubes or equivalent semiconductor devices, e.g. thyratrons, thyristors
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】
本発明はサイリスタ変換装置、特に高電圧形サ
イリスタ変換装置のゲート停止方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a thyristor conversion device, and more particularly to a gate stop method for a high voltage thyristor conversion device.
直流送電に使用される高電圧サイリスタ変換装
置は、大容量送電に伴なつてカスケード接続され
て用いられることが多い。第１図に一般的な２群
カスケード接続されたサイリスタ変換装置の例を
示す。 High-voltage thyristor converters used for DC power transmission are often used in a cascade connection for large-capacity power transmission. FIG. 1 shows an example of a general two-group cascade-connected thyristor conversion device.
第１図において、サイリスタ変換装置はＡ、Ｂ
の２つの群から構成されている。図中。符号１〜
４は複数個の直列接続されたサイリスタで構成さ
れるサイリスタバルブ（以下単にバルブという）
Ｕ〜Ｚがブリツジ接続されたサイリスタ変換器を
それぞれ示している。符号５〜８は各サイリスタ
変換器１〜４の各直流出力端側に亘つて接続され
たバイパススイツチを示している。このバイパス
スイツチ５〜８は、送電容量の変更等に伴つて
Ａ、Ｂ群のうちいずれか一方の群を停止する場合
等に用いられる。例えば、Ａ、Ｂの両群の運転中
にＡ群を停止させて送電容量を半分にする場合、
バイパススイツチ５，７を投入してＡ群のサイリ
スタ変換器１，３の直流出力端間を短絡し、サイ
リスタ変換器１，３をバイパス運転とする。又、
バイパススイツチ５〜７は各群のサイリスタ変換
器が故障停止した場合にも用いられる。符号９，
１０は直流リアクトルである。 In Figure 1, the thyristor conversion devices are A and B.
It consists of two groups. In the figure. Code 1~
4 is a thyristor valve (hereinafter simply referred to as a valve) consisting of multiple thyristors connected in series.
U to Z indicate bridge-connected thyristor converters, respectively. Reference numerals 5 to 8 indicate bypass switches connected across each DC output end side of each thyristor converter 1 to 4. The bypass switches 5 to 8 are used when stopping either group A or B due to a change in power transmission capacity or the like. For example, when both groups A and B are in operation, when group A is stopped and the power transmission capacity is halved,
The bypass switches 5 and 7 are turned on to short-circuit the DC output terminals of the thyristor converters 1 and 3 of group A, thereby putting the thyristor converters 1 and 3 into bypass operation. or,
Bypass switches 5 to 7 are also used when the thyristor converters in each group fail and stop. Code 9,
10 is a DC reactor.
第２図はサイリスタ変換器の点弧制御を行うた
めのゲート制御回路のブロツク図である。第３図
は各信号のタイムチヤートを示す。なお、第２図
はＵ、Ｖ、Ｗ相のうち、Ｕ相についての回路を示
しており、他相については全く同様の構成なので
説明を簡単にするため省略する。 FIG. 2 is a block diagram of a gate control circuit for controlling the firing of a thyristor converter. FIG. 3 shows a time chart of each signal. It should be noted that FIG. 2 shows a circuit for the U phase among the U, V, and W phases, and since the other phases have completely similar configurations, their explanations will be omitted to simplify the explanation.
第２図において、符号１１はフリツプフロツプ
回路を示している。フリツプフロツプ回路１１の
入力は、セツト信号としてＵ相のサイリスタバル
ブの導通期間の開始を決定する開始信号ＵONが入
力される。リセツト信号としてはＵ相サイリスタ
バルブの導通期間の終了を決定する終了信号ＵOF
Ｆと、サイリスタバルブの停止に用いられるゲー
トブロツク信号GBとがOR回路２２を介して入力
される。フリツプフロツプ回路１１は導通期間信
号ａを出力する。この導通期間信号ａには通常運
転中の120゜期間や、サイリスタ変換装置１〜４
の起動、停止時におけるバイパスペア期間が含ま
れている。 In FIG. 2, reference numeral 11 indicates a flip-flop circuit. A start signal U ON , which determines the start of the conduction period of the U-phase thyristor valve, is input to the input of the flip-flop circuit 11 as a set signal. The reset signal is an end signal U OF which determines the end of the conduction period of the U-phase thyristor valve.
F and a gate block signal GB used to stop the thyristor valve are inputted via an OR circuit 22. The flip-flop circuit 11 outputs a conduction period signal a. This conduction period signal a includes the 120° period during normal operation and the thyristor conversion devices 1 to 4.
Contains the bypass pair period when starting and stopping.
符号１３はＵ相バルブ１２に印加される電圧を
検出するためのバルブ電圧検出回路を示してい
る。このバルブ電圧検出回路１３は、バルブ１２
に順電圧が加わる場合に順電圧信号FVを出力
し、逆電圧が加わつた場合に逆電圧信号RVを出
力する。これら順、逆電圧信号FV，RVはゲート
制御回路に送られる。又、順電圧信号FVはバル
ブの順方向電圧降下の総和に対応して“LOW”
レベルであり、逆電圧信号RVは“High”レベル
として送られる。 Reference numeral 13 indicates a valve voltage detection circuit for detecting the voltage applied to the U-phase valve 12. This valve voltage detection circuit 13
It outputs a forward voltage signal FV when a forward voltage is applied to it, and outputs a reverse voltage signal RV when a reverse voltage is applied to it. These forward and reverse voltage signals FV and RV are sent to the gate control circuit. Also, the forward voltage signal FV becomes “LOW” corresponding to the sum of the forward voltage drops of the valve.
level, and the reverse voltage signal RV is sent as a "High" level.
符号１４はフリツプフロツプ回路を示してい
る。このフリツプフロツプ回路１４にはセツト入
力としてフリツプフロツプ回路１１から出力され
る導通期間信号ａが入力される。ところで、導通
期間信号ａの終了後の逆電圧期間δはサイリスタ
の余裕角δ０以上なければ転流失敗する恐れがあ
る。従つて、逆電圧期間δが余裕角δ０より小さ
い場合は、導通期間を継続させてゲートパルスを
出し、再点弧しなければならない。そこで、導通
期間信号ａの終了後の逆電圧を検出するアンド回
路１５が設けられており、その出力は余裕角期間
判別回路１６に入力される。この余裕角期間判別
回路１６は逆電圧期間δがδ０以上（δ＞δ０）
のとき信号ｃを出力し、フリツプフロツプ回路１
４の出力信号ｄをリセツトする。逆電圧期間δが
δ０以下（δ＜δ０）の場合は信号ｃは出力され
ず、フリツプフロツプ回路１４はリセツトされ
ず、したがつてフリツプフロツプ回路１４の出力
信号ｄは継続する。 Reference numeral 14 indicates a flip-flop circuit. The flip-flop circuit 14 receives the conduction period signal a output from the flip-flop circuit 11 as a set input. By the way, if the reverse voltage period δ after the end of the conduction period signal a is not greater than the margin angle δ of the thyristor, commutation may fail. Therefore, if the reverse voltage period δ is smaller than the margin angle δ 0 , it is necessary to continue the conduction period and issue a gate pulse to restart the firing. Therefore, an AND circuit 15 is provided to detect the reverse voltage after the end of the conduction period signal a, and its output is input to the margin angle period determination circuit 16. This margin angle period determination circuit 16 has a reverse voltage period δ of δ 0 or more (δ>δ 0 ).
When the signal c is output, the flip-flop circuit 1
The output signal d of 4 is reset. When the reverse voltage period δ is less than δ 0 (δ<δ 0 ), the signal c is not output, the flip-flop circuit 14 is not reset, and the output signal d of the flip-flop circuit 14 continues.
符号１７はアンド回路を示している。このアン
ド回路１７はフリツプフロツプ回路１４の出力信
号ｄとバルブ電圧検出回路１３の検出信号のうち
順電圧信号FVを入力とし、信号ｄとFVが共に
“High”レベルのとき出力信号ｅを出力する。出
力信号ｅはパルス回路１８に送られ、サイリスタ
を点弧するための狭幅ゲートパルスがバルブ１２
の各サイリスタに印加される。 Reference numeral 17 indicates an AND circuit. This AND circuit 17 inputs the output signal d of the flip-flop circuit 14 and the forward voltage signal FV of the detection signal of the valve voltage detection circuit 13, and outputs an output signal e when both the signals d and FV are at the "High" level. The output signal e is sent to a pulse circuit 18 and a narrow gate pulse for firing the thyristor is sent to the valve 12.
is applied to each thyristor.
いま、Ａ、Ｂの２つの群の運転中において、停
止する群をバイパスペア運転とし、その後バイパ
ススイツチ５〜８のいずれかを投入する場合につ
いて、第３図のタイムチヤートを参照して説明す
る。 Now, when two groups A and B are in operation, the case where the group to be stopped is set to bypass pair operation and then any of bypass switches 5 to 8 is turned on will be explained with reference to the time chart in Fig. 3. .
第３図において、イ，ロはＵ、Ｘ相を停止バイ
パスペア運転中にバイパススイツチを投入した場
合のＵバルブ、Ｘバルブのバルブ電圧波形を示
す。ハはバイパススイツチ投入信号である。バイ
パススイツチを投入した後は停止群の各バルブに
は相電圧が加わる。しかし、ゲート制御回路の出
力信号（フリツプフロツプ回路１４の出力信号）
ｄは余裕角δ０以上の逆電圧期間の信号が加わる
までリセツトされないので継続する。また、バル
ブの相電圧が加わつても順電圧の加わる時点でア
ンド回路１７から信号ｅが発せられてゲートパル
スｆがパルス回路１８から出力される。Ｕバルブ
１２に順電圧が加わつて点弧するまではＸバルブ
に逆電圧が加わつているが、逆電圧期間δは余裕
角δ０よりも短い。このため、UXバルブとも余
裕角δ０以上の逆電圧は加わらず、いつまでもゲ
ートパルスが出続けることとなる。 In FIG. 3, A and B show the valve voltage waveforms of the U valve and the X valve when the bypass switch is turned on during the bypass pair operation in which the U and X phases are stopped. C is a bypass switch turn-on signal. After the bypass switch is turned on, phase voltage is applied to each valve in the stop group. However, the output signal of the gate control circuit (output signal of the flip-flop circuit 14)
d continues because it is not reset until a signal of a reverse voltage period with a margin angle δ0 or more is applied. Further, even when the phase voltage of the valve is applied, the signal e is generated from the AND circuit 17 and the gate pulse f is outputted from the pulse circuit 18 at the time when the forward voltage is applied. A reverse voltage is applied to the X bulb until a forward voltage is applied to the U bulb 12 and it is ignited, but the reverse voltage period δ is shorter than the margin angle δ0 . For this reason, a reverse voltage of a margin angle δ 0 or more is not applied to either of the UX valves, and the gate pulse continues to be generated.
一般にはバルブ電圧検出回路１３による順電圧
および逆電圧の検出には所定の検出レベルが設定
されているので、順電圧信号FVと逆電圧信号RV
の相互のレベルの差によつてはバイパススイツチ
投入後の逆電圧が検出されないことが起りうる。
また、上記の様にゲートパルスが継続して出力さ
れ、そしてバルブの動作を停止することができな
い場合、本回路のようにバルブでゲート電流を作
つている回路ではゲート電源が徐々に低下すると
いう不具合も生じる。 Generally, a predetermined detection level is set for forward voltage and reverse voltage detection by the valve voltage detection circuit 13, so that the forward voltage signal FV and the reverse voltage signal RV
Depending on the mutual level difference between the two, the reverse voltage may not be detected after the bypass switch is turned on.
In addition, if the gate pulse is continuously output as described above and the valve operation cannot be stopped, the gate power supply will gradually decrease in a circuit where the gate current is generated by the valve like this circuit. Problems also occur.
したがつて本発明は上記従来の欠点を解消し、
バルブを破損することなくゲートパルスを停止さ
せることができるゲート停止方式を提供すること
を目的とする。 Therefore, the present invention solves the above-mentioned conventional drawbacks,
An object of the present invention is to provide a gate stop method that can stop a gate pulse without damaging a valve.
以下本発明を図示する実施例に基づいて詳述す
る。第４図は本発明によるゲート停止方式を用い
たゲート制御回路の一実施例を示すブロツク図で
ある。第４図において第３図と異なる部分は破線
で囲つた部分である。その他の部分は同一である
ので同一の付号を付して説明は省略する。 The present invention will be described in detail below based on illustrated embodiments. FIG. 4 is a block diagram showing an embodiment of a gate control circuit using the gate stop method according to the present invention. The parts in FIG. 4 that are different from those in FIG. 3 are the parts surrounded by broken lines. Since the other parts are the same, they will be given the same reference numbers and the explanation will be omitted.
アンド回路１９にはバイパススイツチ投入信号
ハとＵバルブ１２の停止中信号ｇとバルブ１２の
順電圧信号FVが入力される。バルブ停止中信号
ｇはバルブ１２の停止を行うゲートブロツク信号
GBが出ると、次の開始信号ＵONが出るまでの間
連続する信号である。アンド回路１９の出力信号
ｈはタイマー回路２０に入力される。タイマー回
路２０は信号ｈのパルスの立上りによつてオン期
間Tdの信号ｉを出力する。なお、このタイマー
回路２０はオン期間Tdの信号ｉを出力している
間は入力信号ｈを受けつけない。信号ｉはパルス
回路２１に入力され、パルス回路２１は信号ｉの
立下り部、すなわち信号ｈの１発目のパルスの立
上り時間Tdでパルス幅Tzの信号ｊを出力する。 The AND circuit 19 receives the bypass switch input signal c, the stop signal g of the U valve 12, and the forward voltage signal FV of the valve 12. The valve stop signal g is a gate block signal that stops the valve 12.
When GB is output, it is a continuous signal until the next start signal U ON is output. The output signal h of the AND circuit 19 is input to the timer circuit 20. The timer circuit 20 outputs the signal i of the on period Td in response to the rise of the pulse of the signal h. Note that this timer circuit 20 does not receive the input signal h while outputting the signal i during the on period Td. The signal i is input to the pulse circuit 21, and the pulse circuit 21 outputs a signal j having a pulse width Tz at the falling edge of the signal i, that is, at the rise time Td of the first pulse of the signal h.
アンド回路２２はパルス回路１８から出力され
るゲートパルスｆと信号ｊを入力信号とし、信号
ｊの出力期間中ゲートパルスｆをロツクしてバル
ブ１２へのゲートパルスｋの出力を禁止する。 The AND circuit 22 uses the gate pulse f outputted from the pulse circuit 18 and the signal j as input signals, and locks the gate pulse f during the output period of the signal j to prohibit the output of the gate pulse k to the valve 12.
バイパススイツチが投入されてバルブ１２の停
止信号であるゲートブロツク信号GBが出力され
るとバルブ１２の導通期間信号ａは終了するが、
バルブ１２が余裕角不足となる恐れがあるため、
直ちにフリツプフロツプ回路１４をリセツトして
ゲートパルスｋを停止させることはできない。し
かし、ゲートブロツク信号GBの後に順電圧信号
FVが検出されるならば、次のように判断するこ
とができる。すなわち、
(1) バルブ１２に電圧が加わつているので転流失
敗は起こつてはいない、または、
(2) ゲートブロツク信号GB後の１発目の順電圧
信号FVが生じたときのゲートパルスｋは、実
際には、バルブ１２の転流失敗保護の役割をし
ていたか、
のいずれかである。 When the bypass switch is turned on and the gate block signal GB, which is a stop signal for the valve 12, is output, the conduction period signal a of the valve 12 ends;
Since the valve 12 may have insufficient margin angle,
It is not possible to immediately reset the flip-flop circuit 14 and stop the gate pulse k. However, after the gate block signal GB, the forward voltage signal
If FV is detected, it can be determined as follows. That is, (1) commutation failure has not occurred because voltage is applied to the valve 12, or (2) the gate pulse k when the first forward voltage signal FV is generated after the gate block signal GB. Either actually served as a protection against commutation failure of the valve 12, or.
したがつて、ゲートブロツク後に少なくとも１
発の順電圧信号が検出されてから一定時間Td遅
らせ、サイリスタ変換装置の電源周波数の２〜３
サイクルの余裕をもつてゲートパルスｋのパルス
P1を１発（単数）のみロツクする（Td後の全パ
ルスではなく１発のみ）ことにより、バルブ１２
内で転流失敗の起こつていない場合、バルブ１２
には相電圧が加わる。このため、期間δ０以上の
逆電圧が加わり、フリツプフロツプ回路１４の出
力信号ｄはリセツトされることとなる。 Therefore, after the gate block, at least 1
Delay Td for a certain period of time after the forward voltage signal is detected, and then
Gate pulse k pulse with a cycle margin
By locking P 1 only once (singular) (only once instead of all pulses after Td), valve 12
If no commutation failure has occurred within valve 12
A phase voltage is applied to . Therefore, a reverse voltage is applied for a period of δ0 or more, and the output signal d of the flip-flop circuit 14 is reset.
一方、ゲートパルスｋのP1をロツクした後、も
しバルブ１２が転流失敗を起こしている場合は再
びゲートパルスｋのP2を出力してバルブ１２を再
点弧するので保護することができる。 On the other hand, after locking P1 of gate pulse k, if valve 12 has failed commutation, P2 of gate pulse k is output again to re-ignite valve 12, so protection can be achieved. .
以上の実施例ではゲートパルス数を１発もしく
は数発をロツクする旨説明しているが、そのパル
ス数に対応する所定の時間ゲートパルスｋをロツ
クしてもよい。 In the above embodiments, it has been explained that the number of gate pulses is locked at one or several times, but the gate pulse k may also be locked for a predetermined period of time corresponding to the number of pulses.
以上の通り本発明によれば、簡単な回路構成に
てバルブを破損させることなく、しかも確実にゲ
ートパルスを停止させることができるので、従来
のようにゲートパルスが出続けることによりバル
ブのゲート電源が低下する等の不具合を防止する
ことができる。さらに、ゲートパルスを１発もし
くは数発ロツクした後、ゲートパルス回路は再び
機能するのであらゆる主回路条件に対してバルブ
を完全に保護することができる。 As described above, according to the present invention, the gate pulse can be reliably stopped without damaging the valve with a simple circuit configuration. It is possible to prevent problems such as a decrease in performance. Additionally, after one or more gate pulses are locked, the gate pulse circuit is reactivated, providing complete valve protection against all mains circuit conditions.
第１図は２群カスケード接続されたサイリスタ
変換装置の一般的構成を示す回路図、第２図は従
来のゲート制御回路を示すブロツク図、第３図は
第１図、第２図の動作を示すタイムチヤート、第
４図は本発明によるゲート停止方式を用いたゲー
ト制御回路のブロツク図、第５図は第１図と第４
図の動作を示すタイムチヤートである。
１〜４……サイリスタ変換装置、５〜８……バ
イパススイツチ、１１……フリツプフロツプ回
路、１２……バルブ、１３……バルブ電圧検出回
路、１４……フリツプフロツプ回路、１５……ア
ンド回路、１６……余裕角期間判別回路、１７…
…アンド回路、１８……パルス回路、１９……ア
ンド回路、２０……タイマ、２１……パルス回
路、２２……アンド回路、２３……オア回路。
Fig. 1 is a circuit diagram showing the general configuration of a thyristor conversion device connected in two groups in cascade, Fig. 2 is a block diagram showing a conventional gate control circuit, and Fig. 3 shows the operation of Figs. 1 and 2. FIG. 4 is a block diagram of a gate control circuit using the gate stop method according to the present invention, and FIG.
It is a time chart showing the operation of the figure. 1-4...Thyristor conversion device, 5-8...Bypass switch, 11...Flip-flop circuit, 12...Valve, 13...Valve voltage detection circuit, 14...Flip-flop circuit, 15...AND circuit, 16... ...Margin angle period determination circuit, 17...
...AND circuit, 18...pulse circuit, 19...AND circuit, 20...timer, 21...pulse circuit, 22...AND circuit, 23...OR circuit.
Claims (1)
スタにより構成されるサイリスタバルブと、その
直流出力端間に接続されたバイパススイツチと、
前記各サイリスタを点弧制御する点弧制御回路と
を備えたサイリスタ変換装置において、 前記バイパススイツチの投入信号と、前記サイ
リスタ変換装置のゲートブロツク信号と、前記サ
イリスタに順電圧が印加されたときに生じる信号
との論理和条件が成立した後、所定の時間をおい
て、前記点弧制御回路から出力されるゲートパル
スを単数もしくは複数、又は所定の時間ロツクし
て前記サイリスタ変換装置を停止させることを特
徴とするサイリスタ変換装置のゲート停止方式。[Scope of Claims] 1. A thyristor valve composed of a plurality of thyristors connected in series or in series and parallel, and a bypass switch connected between its DC output terminals;
In a thyristor conversion device comprising a firing control circuit for controlling firing of each of the thyristors, the bypass switch input signal, the gate block signal of the thyristor conversion device, and when a forward voltage is applied to the thyristor, Stopping the thyristor conversion device by locking one or more gate pulses output from the ignition control circuit or for a predetermined time after a predetermined time has passed after a logical sum condition with the generated signal is satisfied. A gate stop method for a thyristor conversion device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2757380A JPS56123780A (en) | 1980-03-05 | 1980-03-05 | Method for gate turn off for thyristor inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2757380A JPS56123780A (en) | 1980-03-05 | 1980-03-05 | Method for gate turn off for thyristor inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123780A JPS56123780A (en) | 1981-09-29 |
| JPS6251076B2 true JPS6251076B2 (en) | 1987-10-28 |
Family
ID=12224736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2757380A Granted JPS56123780A (en) | 1980-03-05 | 1980-03-05 | Method for gate turn off for thyristor inverter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56123780A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238375U (en) * | 1988-09-08 | 1990-03-14 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101975915B (en) * | 2010-09-20 | 2013-12-18 | 中国电力科学研究院 | Current interrupt protection test method for direct current converter valve thyristor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5517229A (en) * | 1978-07-21 | 1980-02-06 | Hitachi Ltd | Gate pulse generator |
-
1980
- 1980-03-05 JP JP2757380A patent/JPS56123780A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123780A (en) | 1981-09-29 |
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