JPS62501656A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS62501656A JPS62501656A JP50006585A JP50006585A JPS62501656A JP S62501656 A JPS62501656 A JP S62501656A JP 50006585 A JP50006585 A JP 50006585A JP 50006585 A JP50006585 A JP 50006585A JP S62501656 A JPS62501656 A JP S62501656A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
? ルf 7’ロセツサシステム
公知技術水準
本発明は請求範囲第1項記載の糧類によるマルチプロセッサシステム全前提とす
る。
米国特許明細曹第4164787号から、2つのプロセッサがマルチプレクサに
、当該マルチプレクサがその時々に1つのプロセッサのアドレスメモリおよびデ
ータバス全体を1つの共通のメモリに接続するように接続されたマルチプロセッ
サシステムがすでに公知である。そのさいマルチプレクサはクロック発生器に同
期して規則的に切!ll換えられるので、アクセスのために一定の切換周波数で
の時間多重タイミング動作が生じる。
このマルチプロセッサシステムの欠点は一1!さに同期が固定的なことであり、
そのためプロセッサはクロック発生器の半クロツク周期よpも長い時間中断なし
に(連続的に)メモリにアクセスすることができない。
それゆえプロセッサのプログラグラムに費用のかさむプロセッサ間(手順)が必
要である。たとえばインタラブド制御に関して、比較的長いプログラムの正確な
処理実行?保証するためにである。さらに、それぞれのプロセッサにすぐ続いて
マルチプレクサの切り換えが行なわれることを報知するため、ノ1−ドウエア回
路が必要である。固定的な切換え周波数によってメモリのアドレスおよびデータ
のバスの休止時間が効果的に短縮される。なぜならば、切換え後の立上り移行時
間中は信号はバス線にてアクセスが不可能だからである。
本発明の利点
それに比して、請求範囲第1項に記載の特徴を有する本発明によるマルチプロセ
ッサシステムは、共通のメモリにプロセッサが妨害されることなくアクセスする
ことができ、そのメモリは優先順位の高い方のプロセッサのアクセスリクエスト
によってのみインタラシトされるという利点に!する。このようにまたプロセッ
サの時間のかかる処理も中断な〈実施できる。共通のメモリを介してプロセッサ
を非同期に結合することによって、プロセッサ間の迅速なデータ交換が可能であ
る。マルチプレクサには固定的なりロック周波数が供給されないからである。0
のマルチプレクサはデータのメモリへの伝送の終了直後に切換えできるので、次
のプロセッサは記憶させたデータを読むことができる。プロセッサの諸要求に結
合をこのように適合させることによって、本発明によるマルチプロセッサシステ
ムの総処理量(能カンおよび能率がいちじるしく向上する。
請求範囲第2項から第8項までによって本発明によるマルチプロセッサシステム
のとくに好適な実施態様が示されている。とくに簀単な仕方で個々のプロセッサ
に対する優先順位割当て指定が実施されるのは、少なくとも共通のメモリに対す
るプロセッサのメモリアクセス信号(読み、杏き、チップセレクト)またはマル
チフ0レクサ選択信号がプライオリティ−・エンコーダに供給されるばあいであ
る。これらの信号によって十分かつとくに簡単な基礎がプライオリティ−・エン
コーダの選択論理に対して与えられる。優先順位が低いプロセッサの記録、ロー
ソク装置がとくべつな安全性、確実度を提供するのは、2つのプロセッサが同時
にメモリとマルチプレクサにアクセスしようとし、信号が−とくに共通のメモリ
のアドレス線でm−まだ立ち上が9過振動で起こ、してないばあいである。0れ
によってメモリでの不明確な記録書込動作が阻止される。
本発明によるマルチプロセッサシステムの回路技術的費用にとくに有利なのは、
プロセッサと共通のメモリのアドレス・バスとの接続がマルチプレクサによって
トリガ可能なアドレスメモリを介してなされているばあい、さらにプロセッサと
共通のメモリのデータ・バスとの接続がマルチプレクサによってトリガ可能なト
ランシーバを介してなされているばあいである。それによって必要な線路の数が
大幅に減少し、当該システムの故障発生率が低下する。マルチプレクサの回路技
術的費用も同じく減少する。プロセッサの割当て配属のためにアドレスメモリお
よびトランシーバのトリガ線を接続するだけでよいからである。
図面
本発明の実施例は図面7に示してあり、以下でこれを詳細に説明する。
唯1つの図は自動車の制御装置として噴射の制御に使用する2つのプロセッサを
有するマルチプロセッサシステムを示す。
実施例の説明
図には2つのマイクロプロセッサ1,2が示してあり、その中の第1のマイクロ
プロセン′v1はマスタプロセッサであシ、第2のマイクロプロセッサ2はスレ
ーブプロセッサである。プロセッサ1.2はその時々にマルチプレクサ3および
共通のメモリ4に接続されている。そのさいプロセッサ1はアドレスメモリ5を
介して、プロセッサ2はアドレスメモリ6を介してメモリ4のアドレス・バス、
41に接続されている。メモリ4のデータ・バス42にはプロセッサ1がトラン
シーバ7を介して、プロセッサ2はトランシーバ8を介して接続されている。プ
ライオリティ−・エンコーダ9がプロセッサ1およびプロセッサ2をマルチプレ
クサ3に接続する。記録ロック装置10がプロセッサ2とマルチプレクサ3との
間に挿入されている。
マスタプロセッサ1はボート1でバス51に接続され、これはアドレスメモリ4
およびトランシーバ7に通じている。出力側ALE 1(Adress Lat
ch Enable )(アドレス ラッチ イネーブル)への信号によって、
メモリ6およびトランシーバ8に通じている。出力6側ALE 2への信号によ
ってアドレスメモリ6は線路63を介して作動される。アドレスメモリ5.6の
出力側はアドレスバス41を介して共通のメモリ4のアドレス入力filjAに
接続されている。当該データはトランシーバ7.8と共通のメモリ4との間に挿
入されているデータ・バス42を介して伝送される。マスタプロセッサ1の記録
信号WR1および読取り信号RD1はマルチプレクサ3に送られる。スレーブプ
ロセッサ2の読取多信号RD2も同じくマルチプレクサ3に送られ、一方記録信
号WR2は記録ロック装置10に送られ、これがそれに代って記録信号WR2”
tマルチプレクサ3に送る。マスタプロセッサ1のマルチプレクサ選択信号MS
Iおよびスレーブプロセッサ2のMS2はプライオリティ−・エンコーダ9に送
られるが、これは線路91を介してマルチプレクサ3を作動し、線路92を介し
て記録ロック装置10およびスレーブプロセッサ2の入力BUSYにアクセスす
る。マルチプレクサ3は線路71ないしは81會介して、トランシーバ7ないし
は8會、線路52ないしは62を介してアドレスメモリ5ないし6を制御する。
さらに線路43t−介してメモリ4はマルチプレクサ3によって制御される。
この2プロセツサシステムは、マスタプロセッサ1が作動データ11會内燃機関
から得る自動車用制御装置に使われている。回転数n1負荷りおよび温度Tから
マスタプロセッサ1は内燃機関の点火全制御し、噴射の制御指令データを計算す
る。スレーブプロセッサ2は噴射装置12の制御に用いられ、そのさい′0のプ
ロセッサ2は内燃機関のシリンダごとに必要な噴射量を連続的に適正な噴射時間
に調量する。そのため内燃機関から運転データ13、たとえばガソリンポンプの
供給圧力を得る。
マスタプロセッサ1とスレーブプロセッサ2との間の共通のメモリ4を介しての
接続はそのさい制御指令の伝送および運転データの相互伝送に用いられる。この
接続は、スレーブプロセッサ2がまったく存在しないかのようにマスタゾロセッ
サ1が共通のメモリ4にアクセスできるように形成されている。スレーブプロセ
ッサ2はそれに反して共通のメモリ4へのアクセスのきいにはしゃ断されるか、
またはマスタプロセッサ1がアクセスを行なうとはじめてそのアクセスがまった
く不可能になる。
データがマスタプロセッサ1から共通のメモリ4に伝送されるばあいには、まず
第1に信号Malによってマルチプレクサ3がプライオリティ−・エンコーダ9
を介して作動され、メモリ場所のアドレスがボートP1に置かれる。信号ALE
1の投入によって線路52を介してアドレスメモリ5のトリガの後に、アドレス
はアドレスメモリ5に供給され、信号ALE 1の取9消しによってそこに保留
される。次にボートP1にデータが投入され、導線71′t−介してトランシー
バ7がマルチプレクサ3によって作動される。データはボートP1からトランシ
ーバ7に送られるが、その伝送方向は信号RDIによって決定される。次に線路
43の信号によってメモリ4は記録がトリガされる。メモリ4れるデータはメモ
リ40当該アドレスに記録することカテキる。マスタプロセッサ1による読取り
動作は記録動作と同等の仕方で行なわれる。
マスタプロセッサ1が信号MS1によってマルチプレクサ3を作動してメモリ4
にアクセスを行なわせると、まず第1にプライオリティ−・エンコーダ9が応動
ゼしめられる。このエンコーダ9は記録ロック装置10への信号を形成し、それ
によりマルチプレクサ3へのスレーブプロセッサ2−の記録アクセスが中断され
るか、またはそれ以降のアクセスリクエストがしゃ断される。そのためこの信号
はスレーブプロセッサ2へのBUSY (ビジーン入力に送られる。この入力は
スレーブプロセッサ2によって共通のメモリ4へのアクセスの後ごとにインタロ
ゲートされる。そこにプライオ1ノティー、エフ:I−ダ9の信号が印加されて
いるばあいには、記録ロック装置10がふたたびトリガされと同時に、アクセス
はくり返される。
マスタプロセッサ1が作用状態でないばあいには、スv −7” 7’ロセンサ
2はメモリ4へのアクセスを阻止されることがなく、そのさいアドレスメモリ6
およびトランシーバ8での動作経過は、マスタプロセッサ1によるアクセス時の
アドレスメモリ5およびトランシーバ7での動作経過と完全に一致する。しかし
メモリ4への連続的アクセスの際に、マスタプロセッサ1が作用状態になると、
信号MS1によって直にプライオリティ−・エンコーダ9が作動され、記録ロッ
ク装置10が作動接続される。同時にマルチプレクサ3はアドレスメモリ6およ
びトランシーバ8のトリガrキャンセルし、したがって共通のメモリ4のバス4
1.42に通じるそれらの入力側ないしは出力flljは高抵抗状態になる。B
USY入力の信号によって0のことはスレーブプロセッサ2に対して、それによ
って情報が失われないように適時に知らされる。マスタプロセッサ1によるアク
セスの間スレーブプロセッサ2はそのしゃ断されたアクセスi 1. BUSY
信号がキャンセルされるまでくり返す。
本発明がここに選んだ実施例に限定されないことはもちろんである。同じように
2つより多くのプロセッサ全1つの共通のメモIJ k介して結合することもて
きる。そのばあいにはプロセッサごとにアドレスメモリおよびトランシーバが割
当て配属され、それらは共通のマルチプレクサによって制御される。そのばあい
プライオリティ−・エンコーダが優先順位の低いプロセッサが共通のメモリにア
クセスするのを、優先順位の高いプロセッサがそれにアクセスしたばあいに阻止
する。さらにどの制御信号が印加されるのか、たとえばゾロセッサの別々の記録
および読取り信号が存在するするのかはまったく使用される構成素子の種類に左
右されるので、したがって同期的に動作したり共通のメモリへの非同期のアクセ
スが行なわれたシする。同様に、構造の異るプロセッサを本発明による手段で共
通のメモリ?介して相互に接続することが可能でちる。
マルチプレクサおよびプライオリティ−・エンコーダは個別(離散的)論理で設
、けておくことができ、それはハードウェア的に各ゾロセッサに配属されるがま
たソフトウェアdJに実現可能でもある。コントロール(チェック)バイトの交
換によってプロセッサ相互の制御が可能である。これに適した構成素子の使用に
よって、本発明によるマルチプロセッサシステムはさらに簡単にでき、とくにア
ドレスメモリは、共通のメモリがすでにアドレスメモリに!するばδいKは省く
ことができる。
国際調査報告
AFINEXTorHEINTERNATrON、へLSEARCHREPOR
TON18人昭62−501G56 (5)
Claims (8)
- 1.少なくとも2つのプロセッサ(1,2)、1つの共通のメモリ(4)および 該共通メモリ(4)へのプロセッサのアクセスを可能にするための1つの共通の マルチプレクサ(3)を有するマルチプロセツサシステム、例えば自動車用の制 御装置システムにおいて、優先順位が比較的に高いプロセツサ(1)が前記共通 のメモリ(4)にアクセスすると当該共通のメモリ(4)へのプロセッサ(2) のアクセスがしや断または阻止されることを特徴とするマルチプロセッサシステ ム。
- 2.プロセッサ(1,2)の優先順位割当指定が共通のプライオリテイー・エン コーダ(9)によつて行なわれ、このエンコーダに少なくともマルチプレクサ選 択信号(MS1,MS2)が供給されている、請求範囲第1項記載のマルチプロ セツサシステム。
- 3.プラィォリテイー・エンコーダ(9)に少なくともプロセッサ(1,2)の メモリアクセス信号が供給されている、請求範囲第1項記載のマルチプロセツサ システム。
- 4.優先順位の高いプロセッサ(1)が共通のマルチプレクサ(3)にアクセス したばあい、記録ロック装置(10)が共通のマルチプレクサ(3)へのプロセ ッサ(2)のアクセスをしや断または阻止する、請求範囲第1項から第3項まで のいずれかに記載のマルチプロセッサシステム。
- 5.プロセッサ(1,2)が共通のメモリ(4)へのアクセスのさいアドレスを アドレスメモリ(5,6)に記録し、マルチプレクサ(3)がアドレスメモリ( 5,6)から共通のメモリ(4)へのアドレスの転送をトリガする(52,62 )、請求範囲第1項から第4項までのいずれかに記載のマルチプロセツサシステ ム。
- 6.プロセッサ(1,2)が共通のメモリ(4)にアクセスのさいにデータをト ランシーバ(7,8)を介して送るかまたは受取り、マルチプレクサ(3)がト ランシーバ(7,8)をトリガする請求範囲第1項から第5項までのいずれかに 記載のマルチプロセツサシステム。
- 7.優先順位のもっとも高いプロセッサ(1)が内燃機関の運転データを受取り 、優先順位がそれより低いプロセッサ(2)が内燃機関を制御し、とくに噴射時 期および噴射量を計算し、それに基づいて内燃機関の噴射装置を制御し、優先順 位の低いプロセツサ(2)が制御のための制御指令データを共通のメモリ(4) を介して優先順位のもつとも高いプロセッサ(1)から受取る、請求範囲第1項 から第6項までのいずれかに記載のマルチプロセッサシステムを有する内燃機関 の制御装置。
- 8.優先順位の低いプロセッサ(2)が内燃機関の運転データ(13)を受取り 、優先順位がもつとも高いプロセッサ(1)に共通のメモリ(4)を介して伝送 する請求範囲第7項に記載の制御装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19853502721 DE3502721A1 (de) | 1985-01-28 | 1985-01-28 | Multiprozessorsystem |
DE3502721.5 | 1985-01-28 |
Publications (1)
Publication Number | Publication Date |
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JPS62501656A true JPS62501656A (ja) | 1987-07-02 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50006585A Pending JPS62501656A (ja) | 1985-01-28 | 1985-12-14 | マルチプロセツサシステム |
Country Status (6)
Country | Link |
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JP (1) | JPS62501656A (ja) |
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BR (1) | BR8507171A (ja) |
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Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4987530A (en) * | 1985-11-15 | 1991-01-22 | Data General Corp. | Input/output controller for a data processing system |
FR2611396B1 (fr) * | 1987-02-27 | 1991-10-11 | Trt Telecom Radio Electr | Dispositif pour permettre a deux systemes de traitement d'informations l'acces a un circuit commun |
BE1001383A7 (fr) * | 1987-12-07 | 1989-10-17 | Electronique Et Telecomm Bell | Dispositif a acces multiples. |
GB2215874A (en) * | 1988-03-23 | 1989-09-27 | Benchmark Technologies | Arbitration system |
US5111530A (en) * | 1988-11-04 | 1992-05-05 | Sony Corporation | Digital audio signal generating apparatus |
DE3923872A1 (de) * | 1989-07-19 | 1991-01-24 | Philips Patentverwaltung | Schaltungsanordnung zum steuern des zugriffs auf einen speicher |
CA2038404C (en) * | 1990-05-16 | 1995-08-22 | Neil C. Griffen | Hysteresis-compensated weighing apparatus and method |
DE4139011A1 (de) * | 1990-11-27 | 1992-06-04 | Jatco Corp | Speichereinrichtung fuer steuereinheit eines kraftfahrzeuges |
DE4117393A1 (de) * | 1991-05-28 | 1992-12-03 | Kloeckner Humboldt Deutz Ag | Einrichtung zur steuerung der kraftstoffeinspritzung einer brennkraftmaschine |
FR2692698A1 (fr) * | 1992-06-19 | 1993-12-24 | Sgs Thomson Microelectronics | Procédé pour partager une mémoire à accès direct entre deux processeurs asynchrones et circuit électronique pour la mise en Óoeuvre de ce procédé. |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4152764A (en) * | 1977-03-16 | 1979-05-01 | International Business Machines Corporation | Floating-priority storage control for processors in a multi-processor system |
IT1126475B (it) * | 1979-12-03 | 1986-05-21 | Honeywell Inf Systems | Apparato di comunicazione tra piu' processori |
US4415972A (en) * | 1980-12-29 | 1983-11-15 | Sperry Corporation | Dual port memory interlock |
US4484273A (en) * | 1982-09-03 | 1984-11-20 | Sequoia Systems, Inc. | Modular computer system |
-
1985
- 1985-01-28 DE DE19853502721 patent/DE3502721A1/de not_active Withdrawn
- 1985-12-14 EP EP19860900059 patent/EP0209530A1/de not_active Ceased
- 1985-12-14 WO PCT/DE1985/000525 patent/WO1986004434A1/de not_active Application Discontinuation
- 1985-12-14 BR BR8507171A patent/BR8507171A/pt unknown
- 1985-12-14 AU AU52360/86A patent/AU574884B2/en not_active Ceased
- 1985-12-14 JP JP50006585A patent/JPS62501656A/ja active Pending
Also Published As
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AU5236086A (en) | 1986-08-13 |
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