JPS6246365Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はフアクシミリ装置等に使用され、原稿
を読取走査して得たアナログ画信号を白黒２値信
号に変換する画信号二値化回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an image signal binarization circuit used in facsimile machines and the like, which converts an analog image signal obtained by reading and scanning a document into a black and white binary signal.

従来の此種二値化回路は、例えば第１図に示す
ように、原稿から得たアナログ画信号のピーク値
をピークホールド回路１で順次ホールドして行
き、そのホールドされたピーク値を可変抵抗器２
等で分圧して得る電圧と上記画信号をレベル比較
回路３で比較することによつて白黒２値信号を得
るようにしていた。しかし、この方法では上記画
信号の比較的小さいレベル変化を正確に二値化で
きないと云う欠点があつた。 In a conventional binarization circuit of this kind, for example, as shown in FIG. Vessel 2
A black and white binary signal is obtained by comparing the voltage obtained by dividing the voltage with the above image signal in a level comparison circuit 3. However, this method has the disadvantage that relatively small level changes in the image signal cannot be accurately binarized.

そこで、本考案は斯る欠点を解消した画信号二
値化回路を提案するものであり、以下、第２図に
示す本考案二値化回路の一実施例を第３図〜第５
図を参照して説明する。 Therefore, the present invention proposes an image signal binarization circuit that eliminates such drawbacks.Hereinafter, one embodiment of the present invention binarization circuit shown in FIG. 2 will be described in FIGS.
This will be explained with reference to the figures.

第２図に於いて、４は入力端子であり、この端
子には原稿読取素子から導出されたアナログ画信
号が温度変化等による振幅変動及び読取光学系等
に起因するシエーデイング歪が補正されて導入さ
れる。そして、その導入された画信号Vaは一方
では抵抗R₁を介してレベル比較回路５に送ら
れ、他方では遅延回路６によつて微小時間△τだ
け遅延せしめられてＣ点に現われる。 In Fig. 2, 4 is an input terminal, into which the analog image signal derived from the document reading element is introduced after correcting amplitude fluctuations due to temperature changes and shedding distortion caused by the reading optical system, etc. be done. Then, the introduced image signal Va is sent to the level comparator circuit 5 via the resistor _R1 on the one hand, and is delayed by a minute time Δτ by the delay circuit 6 on the other hand and appears at the point C.

前記画信号Vaはピークホールド回路７にも導
入され、その画信号のピーク値に応じた大きさの
電流が抵抗R₂を介して発光ダイオードＤに流れ
これを発光せしめる。この発光ダイオードＤは感
光性の抵抗素子R₃，R₄と所謂フオトカツプラー
を構成しており、従つて、その抵抗素子R₃，R₄
は上記発光ダイオードＤの発光量即ち入力画信号
Vaのピーク値に応じた抵抗値を呈する。 The picture signal Va is also introduced into the peak hold circuit 7, and a current corresponding to the peak value of the picture signal flows through the resistor _R2 to the light emitting diode D, causing it to emit light. This light emitting diode D constitutes a so-called photocoupler with photosensitive resistive elements R ₃ and R ₄ , and therefore, the resistive elements R ₃ and R ₄
is the amount of light emitted from the light emitting diode D, that is, the input image signal
The resistance value corresponds to the peak value of Va.

前記抵抗素子R₃，R₄は正負両電源＋V₀，−V₀の
間に固定抵抗R₅，R₆と共に直列に接続され、画
信号のピーク値よりも充分低レベルの補助信号を
作成する分圧回路を構成する。そしてその抵抗
R₃，R₄間及びR₄，R₆間の各接続中点と接地点と
の間にはスイツチング素子として機能するFET
８，９の各ドレイン・ソース間がそれぞれ接続さ
れている。 The resistive elements R ₃ and R ₄ are connected in series with fixed resistors R ₅ and R ₆ between the positive and negative power supplies +V ₀ and −V ₀ to create an auxiliary signal at a level sufficiently lower than the peak value of the image signal. Configure a voltage divider circuit. and the resistance
A FET that functions as a switching element is installed between each connection center point between R ₃ and R ₄ and between R ₄ and R ₆ and the ground point.
The drains and sources of transistors 8 and 9 are connected, respectively.

このため、Ｂ点には上記FETの一方８が導通
した時はVb₁＝Ｒ_５／Ｒ_４＋Ｒ_６＋Ｒ_５V₀なる正の電圧
が現わ れ、他方９が導通した時はVb₂＝Ｒ_６／Ｒ_３＋Ｒ_５＋Ｒ
_６V₀な る負の電圧が現われる。 Therefore, when one of the FETs 8 is conductive, a positive voltage of Vb ₁ = R ₅ /R ₄ +R ₆ +R ₅ V ₀ appears at point B, and when the other FET 9 is conductive, Vb ₂ = R ₆ /R ₃ +R ₅ +R
A negative voltage of ₆ V ₀ appears.

前記電圧Vb₁，Vb₂は抵抗R₇を介してＣ点に導
かれ、このＣ点に抵抗R₈を介して別途導入され
る一定の正電圧Vrと共に、遅延回路６の出力
（電圧）Va′に加算される。従つて、前記抵抗素
子R₃，R₄及び固定抵抗R₅〜R₈の各抵抗値を適切
に選定しておけば、上記電圧Vb₁，Vb₂がＡ点の
画信号電圧Vaよりも充分小さい値となり、Ｃ点
には上記画信号Vaに対して第３図のVc₁或いは
Vc₂の如き電圧が得られ、この電圧が前記比較回
路５の他方の入力として導入される。 The voltages Vb ₁ and Vb ₂ are led to point C via a resistor R ₇ , and together with a constant positive voltage Vr separately introduced to this point C via a resistor R ₈ , the output (voltage) Va of the delay circuit 6 ′ is added to Therefore, if the respective resistance values of the resistive elements R ₃ and R ₄ and the fixed resistors R ₅ to _{R 8} are appropriately selected, the voltages Vb ₁ and Vb ₂ are sufficiently higher than the image signal voltage Va at point A. It becomes a small value, and at point C, Vc ₁ or Vc in FIG.
A voltage such as Vc ₂ is obtained and this voltage is introduced as the other input of the comparator circuit 5.

その際、前記FETの一方８のゲートには前記
比較回路５の出力を前述の微小時間△τだけ遅延
せしめる遅延回路１０の出力が、他方９のゲート
にはインバータ１１の出力がそれぞれ印加される
ようになつている。このため、前記比較回路５か
ら黒信号に相当するハイレベルの信号が導出され
た時にFET８が導通してＣ点に先のVc₁が現わ
れ、白信号に相当するローレベルの信号が導出さ
れた時にFET９が導通してＣ点にVc₂が現われる
ことになる。 At this time, the output of a delay circuit 10 that delays the output of the comparator circuit 5 by the aforementioned minute time Δτ is applied to the gate of one of the FETs 8, and the output of the inverter 11 is applied to the gate of the other FET 9. It's becoming like that. Therefore, when a high level signal corresponding to a black signal is derived from the comparator circuit 5, FET 8 becomes conductive and the previous Vc ₁ appears at point C, and a low level signal corresponding to a white signal is derived. At times, FET 9 becomes conductive and Vc ₂ appears at point C.

したがつて、前記比較回路５の基準入力として
導入されるＣ点の電圧は該比較回路の比較入力と
して導入される画信号電圧Vaに対して第４図イ
の破線のように変化して行くことになる。このた
め、上記比較回路５から先の画信号Vaが忠実に
二値化された第４図ロの如き白黒２値信号が得ら
れることになる。即ち、上記画信号Vaが第３図
の±△Ｖを越える範囲でレベル変化した場合に、
そのレベル変化が白または黒として順次二値化さ
れて行く訳である。 Therefore, the voltage at point C introduced as the reference input of the comparison circuit 5 changes as shown by the broken line in FIG. 4A with respect to the image signal voltage Va introduced as the comparison input of the comparison circuit. It turns out. Therefore, from the comparator circuit 5, a black and white binary signal as shown in FIG. 4B, in which the previous image signal Va is faithfully binarized, is obtained. That is, when the level of the image signal Va changes within a range exceeding ±△V in Fig. 3,
This level change is sequentially binarized as white or black.

ところで、第４図イの破線のように変化して行
く電圧をＣ点に得るだけなら、｜Vb₁｜＝｜Vb₂
｜＝△Ｖとし、前述の直流電圧Vrは不要である
が、これは次の理由によつて必要となる。即ち、
Vrを付加しなければ、画信号Vaの始端が第４図
イのように黒となつている場合は、その始端部の
スレツシユホールドレベル〔第４図イの破線〕が
画信号（実線）と一致するため、その始端部を黒
として二値化できないからである。 By the way, if you just want to obtain a voltage that changes as shown by the broken line in Figure 4A at point C, |Vb ₁ |=|Vb ₂
|=ΔV, and the above-mentioned DC voltage Vr is unnecessary, but it is necessary for the following reason. That is,
If Vr is not added, and the starting edge of the image signal Va is black as shown in Fig. 4A, the threshold level at the starting edge [the broken line in Fig. 4A] is the image signal (solid line). This is because the starting edge cannot be binarized as black because it matches.

また、第２図の回路では、入力画信号Vaのピ
ーク値Vp即ち階調特性に応じてＢ点に現われる
電圧Vb₁，Vb₂の大きさを変化させる点も一つの
特徴としており、これは次のような理由による。
即ち、第５図のようにピーク値Vpの小さい入力
画信号の場合には、第４図イに示す画信号のレベ
ル変化も小さくなる。このため、その小さなレベ
ル変化を充分に二値化するには、同図中の△Ｖの
値を小さくしなければならないからである。即
ち、第２図に於いて、入力画信号Vaのピーク値
Vpが小さい場合には、発光ダイオードＤを流れ
る電流が減少し、それによつて抵抗素子R₃，R₄
の抵抗値が増大する。このため、前述の式から判
るように、Vb₁，Vb₂の値が小さくなり、従つ
て、±△Ｖの範囲が狭くなる訳である。 Another feature of the circuit shown in Fig. 2 is that it changes the magnitude of the voltages Vb ₁ and Vb ₂ appearing at point B according to the peak value Vp of the input image signal Va, that is, the gradation characteristics. This is due to the following reasons.
That is, when the input image signal has a small peak value Vp as shown in FIG. 5, the level change of the image signal shown in FIG. 4A also becomes small. Therefore, in order to sufficiently binarize such a small level change, the value of ΔV in the figure must be made small. That is, in Fig. 2, the peak value of the input image signal Va
When Vp is small, the current flowing through the light emitting diode D decreases, thereby reducing the resistance elements R ₃ , R ₄
resistance value increases. Therefore, as can be seen from the above equation, the values of Vb ₁ and Vb ₂ become small, and therefore the range of ±ΔV becomes narrow.

なお、第２図の回路に於いて、遅延回路１０を
設けたのは、Vb₁，Vb₂の切換が遅延回路６の出
力V′aに正確に追随するようにするためである。
しかし、Vb₁，Vb₂の切換は少なくとも入力画信
号Vaに追随すればよいから、前者の遅延回路１
０は必ずしも必要でない。また、この遅延回路１
０を設けない場合であつても、前述の遅延時間△
τを充分小さく選定すれば、フオトカプラーでの
時間遅れがそれと同程度になり、従つて、この場
合も第４図イの破線のようになる。 In the circuit shown in FIG. 2, the delay circuit 10 is provided so that the switching of Vb ₁ and Vb ₂ can accurately follow the output V'a of the delay circuit 6.
However, since switching between Vb ₁ and Vb ₂ only needs to follow at least the input image signal Va, the delay circuit 1 of the former
0 is not necessarily required. Also, this delay circuit 1
Even if 0 is not provided, the aforementioned delay time △
If τ is selected to be sufficiently small, the time delay at the photocoupler will be of the same order, and therefore, in this case as well, the result will be as shown by the broken line in FIG. 4A.

本考案の画信号二値化回路は以上の如きもので
あるから、画信号の比較的小さいレベル変化を忠
実に二値化でき、しかも、その動作は画信号の階
調特性が変化しても常に略正確に行なわれると云
う利点がある。 Since the image signal binarization circuit of the present invention is as described above, it is possible to faithfully binarize relatively small level changes in the image signal, and its operation remains unchanged even when the gradation characteristics of the image signal change. It has the advantage that it is always performed approximately accurately.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の二値化回路を示すブロツク図で
ある。第２図〜第５図は本考案の二値化回路に係
り、第２図は一実施例を示す回路図、第３図及び
第５図はその動作説明のための特性図、第４図は
動作説明のための信号波形図である。 ４……画信号入力端子、５……レベル比較回
路、６，１０……遅延回路、７……ピークホール
ド回路。 FIG. 1 is a block diagram showing a conventional binarization circuit. 2 to 5 relate to the binarization circuit of the present invention, FIG. 2 is a circuit diagram showing one embodiment, FIGS. 3 and 5 are characteristic diagrams for explaining its operation, and FIG. 4 is a signal waveform diagram for explaining the operation. 4...Picture signal input terminal, 5...Level comparison circuit, 6, 10...Delay circuit, 7...Peak hold circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 原稿等を読取つて得たアナログ画信号を所定の
基準信号とレベル比較回路で比較することにより
白黒２値信号に変換する二値化回路に於いて、前
記画信号を少許遅延せしめる遅延回路と、前記画
信号のピーク値をホールドするピークホールド回
路と、このピークホールド回路で制御される発光
ダイオードの発光量に応じた抵抗値を示す２つの
抵抗素子と、正負両電源間に前記抵抗素子を直列
に接続し、前記画信号のピーク値よりも充分低レ
ベルの補助信号を作成する分圧回路と、前記レベ
ル比較回路の出力に応じてオン・オフするスイツ
チング素子にて前記正負電源を切換えて、前記遅
延回路の出力信号に対して前記補助信号を加算及
び減算する加減算回路と、この加減算後の出力信
号に前記補助信号よりも低い一定レベルの信号を
加算する回路と、を備え、その加減算後の出力信
号に前記一定レベル信号を加算した出力信号を前
記レベル比較回路の基準信号として印加するよう
にした画信号二値化回路。 In a binarization circuit that converts an analog image signal obtained by reading a document or the like into a black and white binary signal by comparing it with a predetermined reference signal in a level comparison circuit, a delay circuit that delays the image signal by a small amount; A peak hold circuit that holds the peak value of the image signal, two resistance elements that have a resistance value that corresponds to the amount of light emitted from a light emitting diode controlled by this peak hold circuit, and the resistance elements are connected in series between both positive and negative power supplies. The positive and negative power supplies are switched by a voltage dividing circuit that is connected to and creates an auxiliary signal at a level sufficiently lower than the peak value of the image signal, and a switching element that is turned on and off according to the output of the level comparison circuit, an addition/subtraction circuit that adds and subtracts the auxiliary signal to the output signal of the delay circuit; and a circuit that adds a signal of a constant level lower than the auxiliary signal to the output signal after the addition/subtraction; An image signal binarization circuit configured to apply an output signal obtained by adding the constant level signal to the output signal of the above as a reference signal of the level comparison circuit.