JPS6243166A - イメ−ジセンサの製法及び該製法によつて得られるリニアイメ−ジセンサ - Google Patents
イメ−ジセンサの製法及び該製法によつて得られるリニアイメ−ジセンサInfo
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- JPS6243166A JPS6243166A JP61191175A JP19117586A JPS6243166A JP S6243166 A JPS6243166 A JP S6243166A JP 61191175 A JP61191175 A JP 61191175A JP 19117586 A JP19117586 A JP 19117586A JP S6243166 A JPS6243166 A JP S6243166A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、イメージセンサの製法号!−びこの方法によ
って得られるリニアセンサに関するもので」−。
って得られるリニアセンサに関するもので」−。
る。更に、本発明は、大表面晴の薄膜′7子回路の製法
に関するものである。
に関するものである。
本発明は、特に縮小光学乎のない接触型ファクシミリ装
置に適用される。
置に適用される。
アモルファスシリコンの大きな光伝導性及び大表面積に
堆積できる特徴の発見以4で、数多くの適用が研究され
、特にコンパクトな事務用ファクリ・ミリ用の大形セン
サに関する適用が研究された。
堆積できる特徴の発見以4で、数多くの適用が研究され
、特にコンパクトな事務用ファクリ・ミリ用の大形セン
サに関する適用が研究された。
その研究は、光伝導体と読み出しスイッチとの間の干渉
を阻止するブロッキング電子素子と一緒に光像導体要素
を集債化する方向に向けられてし)ろ。
を阻止するブロッキング電子素子と一緒に光像導体要素
を集債化する方向に向けられてし)ろ。
そこで、本発明は、イメージセンサの各画素要素のため
の集積化された制j卸装置を対象するものである。
の集積化された制j卸装置を対象するものである。
従来、同一材料で及び同一基板上に制御電子素子を形成
できる可能性を有する高い光伝導性のアモルファスシリ
コンの主な適用例は、センサに対して文書を漢方向に移
動させてA4型の文書を読み取るのに必要な大きさく2
0Cm未満)のリニアイメージセンサである。
できる可能性を有する高い光伝導性のアモルファスシリ
コンの主な適用例は、センサに対して文書を漢方向に移
動させてA4型の文書を読み取るのに必要な大きさく2
0Cm未満)のリニアイメージセンサである。
そのようなリニアセンサを製作するために、3つの異な
る構造が考案された。
る構造が考案された。
−光伝導体、蓄積容量、アモルファスシリコン(a−3
i)の薄膜トランジスタ(TPT)の組合せく「アイ・
イー・イー・イー エレクトロンデバイス レターズ(
IE[!巳Blectron Device Lett
ers;EDL−1、p 182J (1980)に
掲載されたエム・マツムラ(!J1MATSUMIIR
A )の論文を参照。)−アモルファスシリコンもシく
は多結晶フォトダイオードの組合せ(エフ・オフムラ(
F、 OKtlMURA)による「エクステンプイツト
アブストラクツオブ ザ ヒフティーンス コンファ
レンス オン ソリッド ステート デバイス アンド
マチリア)’v (Extended Abstra
cts of the 15thConference
on Sol+d 5tate Dev+ces a
nd〜!ater+alニー、> J東京(1983)
、p201〜204を参照。)〜 フォトダイオード
及びアモルファスシリコンのブロッキングダイオードの
組合せ(ワイ・ヤマモト(Y、 YAMAMOTO)に
よる「エクステンディッドアブストラクツ オブ ザ
ヒフティーンス コンファレンス オン ソリッド ス
テート デバイス アンド マテリアル(Extend
ed Abstractsof the 15th C
onference on 5olid 5tate
Devicesand Materials)東京(1
983) 、p205〜208を参照。) これらの構造によって、以下の特徴を備える装置を得る
ことができる。
i)の薄膜トランジスタ(TPT)の組合せく「アイ・
イー・イー・イー エレクトロンデバイス レターズ(
IE[!巳Blectron Device Lett
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掲載されたエム・マツムラ(!J1MATSUMIIR
A )の論文を参照。)−アモルファスシリコンもシく
は多結晶フォトダイオードの組合せ(エフ・オフムラ(
F、 OKtlMURA)による「エクステンプイツト
アブストラクツオブ ザ ヒフティーンス コンファ
レンス オン ソリッド ステート デバイス アンド
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、p201〜204を参照。)〜 フォトダイオード
及びアモルファスシリコンのブロッキングダイオードの
組合せ(ワイ・ヤマモト(Y、 YAMAMOTO)に
よる「エクステンディッドアブストラクツ オブ ザ
ヒフティーンス コンファレンス オン ソリッド ス
テート デバイス アンド マテリアル(Extend
ed Abstractsof the 15th C
onference on 5olid 5tate
Devicesand Materials)東京(1
983) 、p205〜208を参照。) これらの構造によって、以下の特徴を備える装置を得る
ことができる。
長さ : 5Qmm
分解能 ;8乃至lOビット/mm画素のサイズ;
100μm×70μm 読み出し時間:多電化せずに2μ秒/ビットこれらの成
果によって、良好な状態で文書を複写できるリニアセン
サの実現が考えられるようになった。例えば、幅216
+nmの文書用には、1mmにつき8ビツトで、紙の送
り速度は1行につき5m秒である。
100μm×70μm 読み出し時間:多電化せずに2μ秒/ビットこれらの成
果によって、良好な状態で文書を複写できるリニアセン
サの実現が考えられるようになった。例えば、幅216
+nmの文書用には、1mmにつき8ビツトで、紙の送
り速度は1行につき5m秒である。
A4型(幅216mm)の紙は、そのとき1mm当たり
8ビツトの分解能を有するには1728組の光伝導体と
スイッチを備えなければならず、もしくは将来の傾向に
対応するように1mm当たり16ビツトの分解能を有す
るには3456組を備えなければならない。
8ビツトの分解能を有するには1728組の光伝導体と
スイッチを備えなければならず、もしくは将来の傾向に
対応するように1mm当たり16ビツトの分解能を有す
るには3456組を備えなければならない。
このような長さに非常に多数の電子装置を設けるには、
可能な限り単純な構造が要求される。これが、第1の制
約であり、この意味では薄膜トランジスタ(TPT)の
複雑な構造はあまり適当ではない。
可能な限り単純な構造が要求される。これが、第1の制
約であり、この意味では薄膜トランジスタ(TPT)の
複雑な構造はあまり適当ではない。
第2の制約は、約2マイクロ秒/ビブトの文書の迅速な
読み出しモードである。ここでは、光レスポンス及びス
イッチング時間が高速な整流ダイオードが薄膜トランジ
スタよりも適するようである。
読み出しモードである。ここでは、光レスポンス及びス
イッチング時間が高速な整流ダイオードが薄膜トランジ
スタよりも適するようである。
第3の制約は、ハイブリッド制御回路の数を減少させ、
可能な限りマスキングの工程数を少なくするために、接
続マトリックス回路を同一基板上に集積化することであ
る。
可能な限りマスキングの工程数を少なくするために、接
続マトリックス回路を同一基板上に集積化することであ
る。
そして、最後の制約は、暗電流が極めて小ンハ高性能の
電子装置を作成しなければならないことである。
電子装置を作成しなければならないことである。
そこで、本発明は、各画素上に配置されたフォトタイオ
ード及ヒアモルファスシリコンのプロ!キングダイオー
ドを集積化マトリックス回路と組合せたリニアイメージ
センサを提供することを目的とする。
ード及ヒアモルファスシリコンのプロ!キングダイオー
ドを集積化マトリックス回路と組合せたリニアイメージ
センサを提供することを目的とする。
本発明によると、ダイオードを構成するアモルファスシ
リコン層が同一基板上に連続的且つ普通に堆積される場
合、ショットキーダイオードもしくはピンダイオードが
使用される。
リコン層が同一基板上に連続的且つ普通に堆積される場
合、ショットキーダイオードもしくはピンダイオードが
使用される。
前記の制約の下で、本発明の方法によれば、マスキング
の工程を減少し、後述するようなセンサを得るという効
果が得られる。
の工程を減少し、後述するようなセンサを得るという効
果が得られる。
従って、本発明は、イメージセンサの製法に関するもの
であり、以下の連続する段階を有するのを特徴とする。
であり、以下の連続する段階を有するのを特徴とする。
a)基板の表面に導電性材料の第1層を堆積する第1段
階 b)第1の形にドープしたアモルファス半導体の第1層
を堆積する第2段階 C)ノンドープアモルファス半導体の第2層を堆積する
第3段階 d)第2の形にドープしたアモルファス半導体の第3層
を堆積する第4段階 e)ノンドープアモルファス半導体の第4層を堆積する
第5段階 f)第1の形にドープしたアモルファス半導体の第5層
を堆積する第6段階 g)既に堆積した5層の半導体層及び導電性材料の第1
層に列を形成するようにエツチングする第7段階 h)前記5層の半導体層の列をエツチングして個々のセ
ンサ素子を形成する第8段階 l)個々のセンサ素rの側面を絶縁する第9段階 J)導電性材料の第2層を堆積する第10段階k)個々
のセンサ素子の電気接続を形成するように導電性材料の
第2層をエツチングする第11段階 本発明は、また、マトリックス制御のリニアイメージセ
ンサに提供するものであり、該センサは、基板上に一直
線に配列され、各組ごとに同数の1ンサ素子からなり且
つ各組とも同様な態様で配列された複数の組のサンサ素
子を備えている。これらのセンサ素子の各々は所与の数
の半導電性材料層を備え、同一列の個々のセンサ素子の
基板に最も近い層は基板上に配置された導体網によって
相互接続されており、同じ組の個々のセンサ素子の最も
離れた層は導体によって相互接続されている。
階 b)第1の形にドープしたアモルファス半導体の第1層
を堆積する第2段階 C)ノンドープアモルファス半導体の第2層を堆積する
第3段階 d)第2の形にドープしたアモルファス半導体の第3層
を堆積する第4段階 e)ノンドープアモルファス半導体の第4層を堆積する
第5段階 f)第1の形にドープしたアモルファス半導体の第5層
を堆積する第6段階 g)既に堆積した5層の半導体層及び導電性材料の第1
層に列を形成するようにエツチングする第7段階 h)前記5層の半導体層の列をエツチングして個々のセ
ンサ素子を形成する第8段階 l)個々のセンサ素rの側面を絶縁する第9段階 J)導電性材料の第2層を堆積する第10段階k)個々
のセンサ素子の電気接続を形成するように導電性材料の
第2層をエツチングする第11段階 本発明は、また、マトリックス制御のリニアイメージセ
ンサに提供するものであり、該センサは、基板上に一直
線に配列され、各組ごとに同数の1ンサ素子からなり且
つ各組とも同様な態様で配列された複数の組のサンサ素
子を備えている。これらのセンサ素子の各々は所与の数
の半導電性材料層を備え、同一列の個々のセンサ素子の
基板に最も近い層は基板上に配置された導体網によって
相互接続されており、同じ組の個々のセンサ素子の最も
離れた層は導体によって相互接続されている。
本発明の様々な目的及び特徴は、添付図面を参照して行
う以下の説明によって明らかとなろう。
う以下の説明によって明らかとなろう。
本発明によるイメージセンサの製法において、第1段階
で、ガラス等の基板1上に、後述するよう:ご使用様態
によれば透明材料でもよい導電性材料の、賢2を堆積す
る。従って、スズ・インジウム酸化物(IT○)の薄膜
もしくは等価の材料(In203、Sn○2)を堆積さ
せる。このような層は、500乃至1500人の厚さく
例えば、1250人)を何する。
で、ガラス等の基板1上に、後述するよう:ご使用様態
によれば透明材料でもよい導電性材料の、賢2を堆積す
る。従って、スズ・インジウム酸化物(IT○)の薄膜
もしくは等価の材料(In203、Sn○2)を堆積さ
せる。このような層は、500乃至1500人の厚さく
例えば、1250人)を何する。
第2段階では、平行な導体20.21のネ7)ワークを
形成するように導電性材料の層2をエツチングする。従
って、第1図に示すような構造を得る。
形成するように導電性材料の層2をエツチングする。従
って、第1図に示すような構造を得る。
この構造において、各導体20.21は、1mmにつき
8ビツトの分解能を有するように100μmの幅を有し
、25μm離れている。続いて、IT○を導体にするた
めに再びアニールする。
8ビツトの分解能を有するように100μmの幅を有し
、25μm離れている。続いて、IT○を導体にするた
めに再びアニールする。
第3段階では、厚さ約300人のP型にドープしたアモ
ルファスシリコンの層3を堆積させる。この堆積は、例
えば、グロー放電法、反応性スパッタリング等のアモル
ファスシリコンの周知の堆積法によって行う。
ルファスシリコンの層3を堆積させる。この堆積は、例
えば、グロー放電法、反応性スパッタリング等のアモル
ファスシリコンの周知の堆積法によって行う。
第4段階では、前段階の堆積と同一の方法でノンドープ
アモルファスシリコンの層411させる。この層は、約
5000人の7さを有する。
アモルファスシリコンの層411させる。この層は、約
5000人の7さを有する。
第5段階では、前段階と同様の方法でN形にドープした
アモルファスシリコンの層5を堆積させる。この層の厚
さは、約300 人である。
アモルファスシリコンの層5を堆積させる。この層の厚
さは、約300 人である。
第6段階では、前段階と同一の方法でノンドープアモル
ファスシリコンの層6を堆積させる。この層の厚さは、
約3000 Aである。
ファスシリコンの層6を堆積させる。この層の厚さは、
約3000 Aである。
第7段階では、前段階と同一の方法でP形にドープした
アモルファスシリコンの層7を堆積させる。この層の厚
さは、約300Aである。
アモルファスシリコンの層7を堆積させる。この層の厚
さは、約300Aである。
このようにして、第2図に示す構造を得る。シリコンの
5層3乃至7の厚さは、約9000人である。
5層3乃至7の厚さは、約9000人である。
第8段階では、これらの5層内で第3図のセンサ素子E
DQ及びEDIなどの個々のセンサ素子をカッティング
すなわち形成する。このカッティングは、フォトリング
ラフィによって行うことができる。このフォトリングラ
フィにおいて、個々のセンサ素子を導体20.21上に
位置付けするために必要なマスキングを行う。このマス
キングに続いて、半導体の5層3乃至7のドライ・工γ
チングもしくは化学エツチングを行う。
DQ及びEDIなどの個々のセンサ素子をカッティング
すなわち形成する。このカッティングは、フォトリング
ラフィによって行うことができる。このフォトリングラ
フィにおいて、個々のセンサ素子を導体20.21上に
位置付けするために必要なマスキングを行う。このマス
キングに続いて、半導体の5層3乃至7のドライ・工γ
チングもしくは化学エツチングを行う。
第3図では、このようにしてPIN型フォトダイオード
とアモルファスシリコンによるブロッキングダイオード
の積層体を(尋る。
とアモルファスシリコンによるブロッキングダイオード
の積層体を(尋る。
しかしながら、アモルファスシリコン層3がN形にドー
プしている場合は、アモルファスシリコン層5はP形に
、アモルファスシリコン層7はN形にドープしていなけ
ればならない。このとき、第3図に示す構造とは逆の構
造のダイオードが得られる。
プしている場合は、アモルファスシリコン層5はP形に
、アモルファスシリコン層7はN形にドープしていなけ
ればならない。このとき、第3図に示す構造とは逆の構
造のダイオードが得られる。
第9段階では、絶縁層8を堆積させる。使用される絶縁
体は、シリカもしくは窒化シリコンである。適用される
堆積技術は、既に堆積したシリコン層の性質を損なわな
い温度での反応性スパッタリングもしくはグロー放電法
である。このようにして、第4図に示す構造を得る。
体は、シリカもしくは窒化シリコンである。適用される
堆積技術は、既に堆積したシリコン層の性質を損なわな
い温度での反応性スパッタリングもしくはグロー放電法
である。このようにして、第4図に示す構造を得る。
次に、センサ素子EDO1EDIのP形にドープした半
導体層7の表面に置かれた絶縁層8を除去する。この絶
縁層の除去は、プラズマエツチングによって行う。
導体層7の表面に置かれた絶縁層8を除去する。この絶
縁層の除去は、プラズマエツチングによって行う。
導電性材料が透明でない場合には、絶縁層8をネガ形の
樹脂層で覆うことが考えられる。そして、図示していな
いが、基板1の下に置かれた光源によって基板を通して
全体を露光する。層2は、センサ素子EDO1EDI上
に堆積された絶縁層のマスクの役割を果たし、現像後セ
ンサ素子上の絶縁層を除去する。このようにして、第5
図に示す構造を得る。
樹脂層で覆うことが考えられる。そして、図示していな
いが、基板1の下に置かれた光源によって基板を通して
全体を露光する。層2は、センサ素子EDO1EDI上
に堆積された絶縁層のマスクの役割を果たし、現像後セ
ンサ素子上の絶縁層を除去する。このようにして、第5
図に示す構造を得る。
また、導体20.21上の絶縁層も除去する。
このようにして、第7図の略図に示す構造を得る。
第7図では、3次元座標○XYZの平面OXZに平行に
基板が置かれている。導体20.21は、軸02と平行
な方向に向けられる。センサ素子EDO及びEDIは、
各々導体20及び21上に位置している。全体は、図示
していないが絶縁層によって被覆されている。導体20
.21上と同様、センサ素子EDO及びEDIの上表面
の絶縁層に作られた開口部FO1F1及びELOlEL
Iが点線で図示されている。
基板が置かれている。導体20.21は、軸02と平行
な方向に向けられる。センサ素子EDO及びEDIは、
各々導体20及び21上に位置している。全体は、図示
していないが絶縁層によって被覆されている。導体20
.21上と同様、センサ素子EDO及びEDIの上表面
の絶縁層に作られた開口部FO1F1及びELOlEL
Iが点線で図示されている。
第10段階では、真空での蒸着もしくは陰極スパッタリ
ングによってクロム、アルミニウム、パラジウム、もし
くはモリブデン等の金属層9を堆積させる。層9の厚さ
は、数百人、例えば600人でなければならない。第6
図に示すように、前段階までの構造全体が金属層9によ
って被覆される。
ングによってクロム、アルミニウム、パラジウム、もし
くはモリブデン等の金属層9を堆積させる。層9の厚さ
は、数百人、例えば600人でなければならない。第6
図に示すように、前段階までの構造全体が金属層9によ
って被覆される。
第11段階では、開口部FD、Fl、ELOlELlと
外部回路との電気接続導体を形成するために、金属層9
のエツチングを行う。このエツチングは、フォトリング
ラフィによって行われる。
外部回路との電気接続導体を形成するために、金属層9
のエツチングを行う。このエツチングは、フォトリング
ラフィによって行われる。
第8図に示すように、個々のセンサ素子EDO。
EDIは線状に配置され、例えば4つの個々のセンサ素
子を1組にして複数組に配列されている。
子を1組にして複数組に配列されている。
個々のセンサ素子は、各組ごとに所定の順序によって配
列されている。
列されている。
個々のセンサ素子EDO1EDIの開口部FO1F1の
接続は、第8図に示すように、同一の垂直接続導体cx
vo、CXVlによって個々のセンサ素子を組ごとにま
とめて行っている。従って、各垂直接続導体cxvo、
CXVlによって、1組の個々のセンサ素子の上表面(
層7)を、図示していない外部アクセス回路へ接続する
ことが可能である。
接続は、第8図に示すように、同一の垂直接続導体cx
vo、CXVlによって個々のセンサ素子を組ごとにま
とめて行っている。従って、各垂直接続導体cxvo、
CXVlによって、1組の個々のセンサ素子の上表面(
層7)を、図示していない外部アクセス回路へ接続する
ことが可能である。
センサ素子の各組の同一列のセンサ素子にアクセス可能
な導体をまとめるように導体20.21.20゛、21
° の開口部ELO1ELIは接続されている。
な導体をまとめるように導体20.21.20゛、21
° の開口部ELO1ELIは接続されている。
従って、水平接続導体CXH○は導体20.20゛の開
口部ELO1ELO”を+目互接続し、水平接続導体C
XH1は導体21.21゛の開口部ELI、ELI’を
相互接続する。
口部ELO1ELO”を+目互接続し、水平接続導体C
XH1は導体21.21゛の開口部ELI、ELI’を
相互接続する。
各水平接続導体CXHO1CXH1は、導体(2012
1,20’、21°等)によって、同一列の個々のセン
サ素子の下層(層3)を、図示していない外部のアクセ
ス回路へ接続する。
1,20’、21°等)によって、同一列の個々のセン
サ素子の下層(層3)を、図示していない外部のアクセ
ス回路へ接続する。
個々のセンサ素子を制御するには、垂直接続導体及び水
平接続導体を選択する。例えば、垂直接続導体cxvo
及び水平接続導体CXHOは、センサ素子EDOにアク
セスすることが可能である。
平接続導体を選択する。例えば、垂直接続導体cxvo
及び水平接続導体CXHOは、センサ素子EDOにアク
セスすることが可能である。
このようにして、線状に配置された個々のセンサ素子の
1つのセンサ素子のマ) IJフックス御が実施される
。
1つのセンサ素子のマ) IJフックス御が実施される
。
第9図に弘す本発明の池の実施例では、本発明の方法の
最初の2段階中に基板1上に形成される導体20.21
は、各組の同一列の個々のセンサ素子を接続するように
曲がりくねった形状を有する。
最初の2段階中に基板1上に形成される導体20.21
は、各組の同一列の個々のセンサ素子を接続するように
曲がりくねった形状を有する。
このとき、水平接続導体CX)(01CX)(1は、3
ヤ導体20.21に対応する。従って、導体20.21
−1−の位置で、前述の方法の第9段階で設けられた絶
縁層の除去は必要ではない。同様に、前述の第12段階
で設けられた水平接続導体の形成は必要ではない。これ
らの水平接続導体CXHO及びCXHIは、導体20.
21として形成されているからである。
ヤ導体20.21に対応する。従って、導体20.21
−1−の位置で、前述の方法の第9段階で設けられた絶
縁層の除去は必要ではない。同様に、前述の第12段階
で設けられた水平接続導体の形成は必要ではない。これ
らの水平接続導体CXHO及びCXHIは、導体20.
21として形成されているからである。
本発明の製法の変形例によると、導電性材料の層2のエ
ツチングは、前記の第2段階中には行われない。反対に
、第8段階で、導電性材料の層と半導電性材料の5層3
乃至7とを平行な列にカッティングして形成する。これ
に続いて、これらの列の半導電性材料の5層3乃至7を
カッティングして個ンのセンサ素子EDO1EDIを形
成する。
ツチングは、前記の第2段階中には行われない。反対に
、第8段階で、導電性材料の層と半導電性材料の5層3
乃至7とを平行な列にカッティングして形成する。これ
に続いて、これらの列の半導電性材料の5層3乃至7を
カッティングして個ンのセンサ素子EDO1EDIを形
成する。
この方法によって、導体20.21上に個々のセンサ素
子EDO,EDIの位置決めの問題を回避することがで
きる。
子EDO,EDIの位置決めの問題を回避することがで
きる。
本発明による池の変形例では、P形にドープ[。
た半導電性材料の第5層7は、堆積されない。金属層す
なわちさらに簡単には垂直接続導体CXVO1CXV
1の金属材料の層9が、それに置換される。
なわちさらに簡単には垂直接続導体CXVO1CXV
1の金属材料の層9が、それに置換される。
この条件では、各個々のセンサ素子の上部にPIN型ダ
イオードを有する代わりに、ンヨγトキーダイオードを
得る。
イオードを有する代わりに、ンヨγトキーダイオードを
得る。
4つのセンサ素子の組を備え、4×(7) IJフック
ス御の可能な第8図及び第9図の実施例は、単に例にす
ぎない。接続及びアクセス回路数を減少させるには、よ
り大きな組を備え、且つ例えば42X42のマ) IJ
フックス御を実施することが可能である。
ス御の可能な第8図及び第9図の実施例は、単に例にす
ぎない。接続及びアクセス回路数を減少させるには、よ
り大きな組を備え、且つ例えば42X42のマ) IJ
フックス御を実施することが可能である。
第1図から第6図は、本発明によるイメージセンサの製
法を図解する図である。 第7図は、本発明によるイメージセンサの概略6芦ン見
l又である。 第8図は、本発明によるイメージセンサのマトリ、ノタ
ス配置の平面図である。 第9図は、本発明によるマトリックス配置の変形例の平
面図である。 (Lな参照番号) 1・・・基板 2.9・・・導体層13〜7・・
・半導体層 20.21・・・導線
法を図解する図である。 第7図は、本発明によるイメージセンサの概略6芦ン見
l又である。 第8図は、本発明によるイメージセンサのマトリ、ノタ
ス配置の平面図である。 第9図は、本発明によるマトリックス配置の変形例の平
面図である。 (Lな参照番号) 1・・・基板 2.9・・・導体層13〜7・・
・半導体層 20.21・・・導線
Claims (9)
- (1)導電性材料の第1層を基板の表面上に堆積する第
1段階、 第1の形(pもしくはn)にドープしたアモルファス半
導体の第1層を堆積する第2段階、ノンドープアモルフ
ァス半導体の第2層を堆積する第3段階、 第2の形(nもしくはp)にドープしたアモルファス半
導体の第3層を堆積する第4段階、ノンドープアモルフ
ァス半導体の第4層を堆積する第5段階、 第1の形(pもしくはn)にドープしたアモルファス半
導体の第5層を堆積する第6段階、堆積した半導体の5
層及び導電性材料の第1層をエッチングして列を形成す
る第7段階、 各列の半導体の5層をエッチングして個々のセンサ素子
を形成する第8段階、 該個々のセンサ素子の側面を絶縁する第9段階、導電性
材料の第2層を堆積する第10段階、上記個々のセンサ
素子の電気接続を形成するように導電性材料の第2層を
エッチングする第11段階 とを有することを特徴とするイメージセンサの製法。 - (2)上記導電性材料の第1層を堆積する第1段階にひ
き続いてすぐに該導電性材料の第1層をカッティングし
て接続導体を形成し、上記の第7段階を省略して、第8
段階で上記半導体の5層をエッチングして上記接続導体
上に各々位置するように個々のセンサ素子を形成するこ
とを特徴とする特許請求の範囲第1項に記載のイメージ
センサの製法。 - (3)上記第6段階は、導電性材料の第3層の堆積から
なり、該第6段階に続く半導体層のエッチングの段階を
、堆積した半導体の4層及び導電性材料の第3層に対し
て実施することを特徴とする特許請求の範囲第1項に記
載のイメージセンサの製法。 - (4)導電性材料の第1層を基板の表面に堆積する第1
段階、 第1の形(pもしくはn)にドープしたアモルファス半
導体の第1層を堆積する第2段階、ノンドープアモルフ
ァス半導体の第2層を堆積する第3段階、 第2形(nもしくはp)にドープしたアモルファス半導
体の第3層を堆積する第4段階、 ノンドープアモルファス半導体の第4層を堆積する第5
段階、 堆積された半導体の4層及び導電性材料の第1層をエッ
チングして列を形成する第6段階、各列の半導体の4層
をエッチングして個々のセンサ素子を形成する第7段階
、 上記個々のセンサ素子の側面を絶縁する第8段階、 導電性材料の第2層を堆積する第9段階、 上記導電性材料の第2層をエッチングして個々のセンサ
素子の電気接続を形成する第10段階、とを有すること
を特徴とするイメージセンサの製法。 - (5)導電性材料の第1層は不透明であり、側面の絶縁
の段階は、上記個々のセンサ素子の全体にネガ型樹脂の
層を堆積させ、ひき続いて上記基板を介して光源によっ
て露光し、次に現像作業を行うことを特徴とする特許請
求の範囲第4項記載のイメージセンサの製法。 - (6)上記側面の絶縁の段階は、絶縁材料の層を堆積し
、続いて個々のセンサ素子の上表面の絶縁材料を除去す
ることを特徴とする特許請求の範囲第4項記載のイメー
ジセンサの製法。 - (7)上記絶縁材料の除去は、接続導体上に位置する部
分に対して行うことを特徴とする特許請求の範囲第6項
に記載のイメージセンサの製法。 - (8)各組とも同様な態様で配置され同数のセンサ素子
からなるの複数のセンサ素子の組を備え、それら組は基
板上に線状に配置されており、各センサ素子は所定の数
の半導電性材料の層を備え、同一列のセンサ素子の基板
に最も近い層は基板上に配置された導体網によって相互
接続されており、同じ組のセンサ素子の最も離れた層は
導体によって相互接続されていることを特徴とするマト
リックス制御のリニアイメージセンサ。 - (9)上記基板上に配置された導体網は、上記個々のセ
ンサ素子と同様に絶縁材料層によって覆われており、該
絶縁層は導体及び個々のセンサ素子の上表面にアクセス
する開口部を備えており、第1の接続導体は、同じ組の
センサ素子のアクセス開口部を相互接続し、且つ外部装
置に接続することを可能にし、第2の接続導体は、異な
る組の同一列の導体のアクセス開口部を相互接続し、且
つ外部装置に接続することを特徴とする特許請求の範囲
第8項に記載のマトリックス制御のリニアイメージセン
サ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8512420 | 1985-08-14 | ||
FR8512420A FR2586327B1 (fr) | 1985-08-14 | 1985-08-14 | Procede de fabrication d'un detecteur d'image lumineuse et detecteur lineaire d'images obtenu par ce procede |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6243166A true JPS6243166A (ja) | 1987-02-25 |
Family
ID=9322250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61191175A Pending JPS6243166A (ja) | 1985-08-14 | 1986-08-14 | イメ−ジセンサの製法及び該製法によつて得られるリニアイメ−ジセンサ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4728997A (ja) |
EP (1) | EP0214033B1 (ja) |
JP (1) | JPS6243166A (ja) |
DE (1) | DE3681662D1 (ja) |
FR (1) | FR2586327B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2581781B1 (fr) * | 1985-05-07 | 1987-06-12 | Thomson Csf | Elements de commande non lineaire pour ecran plat de visualisation electrooptique et son procede de fabrication |
DE3650362T2 (de) * | 1986-01-06 | 1996-01-25 | Sel Semiconductor Energy Laboratory Co., Ltd., Atsugi, Kanagawa | Photoelektrische Umwandlungsvorrichtung mit hoher Ansprechgeschwindigkeit und Herstellungsverfahren. |
DE3710986A1 (de) * | 1987-04-01 | 1988-10-20 | Messerschmitt Boelkow Blohm | Lichtempfindliche detektorvorrichtung |
US4785191A (en) * | 1987-04-17 | 1988-11-15 | Stemcor Corporation | Interconnected array of photosensors for simultaneously sensing light intensities at each of a number of locations |
US4826777A (en) * | 1987-04-17 | 1989-05-02 | The Standard Oil Company | Making a photoresponsive array |
FR2623038B1 (fr) * | 1987-11-10 | 1994-05-20 | Thomson Csf | Matrice d'elements photosensibles associant un phototransistor et une capacite de stockage |
US5134081A (en) * | 1988-01-27 | 1992-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Image sensor free from undesirable incident light rays and a manufacturing method for the same |
FR2638042A1 (fr) * | 1988-10-14 | 1990-04-20 | Thomson Csf | Procede pour reduire la remanence d'un phototransistor, notamment de type nipin |
US5311047A (en) * | 1988-11-16 | 1994-05-10 | National Science Council | Amorphous SI/SIC heterojunction color-sensitive phototransistor |
CA2005255C (en) * | 1988-12-14 | 1994-01-18 | Katsuhiko Hayashi | Contact type photoelectric transducer |
GB2239555B (en) * | 1989-03-01 | 1993-02-24 | Philips Electronic Associated | Infrared image-sensing devices and their manufacture |
DE4039104A1 (de) * | 1990-01-31 | 1991-08-01 | Daimler Benz Ag | Verfahren zur herstellung eines halbleiterbauelements |
US5077597A (en) * | 1990-08-17 | 1991-12-31 | North Carolina State University | Microelectronic electron emitter |
US5577309A (en) * | 1995-03-01 | 1996-11-26 | Texas Instruments Incorporated | Method for forming electrical contact to the optical coating of an infrared detector |
JPH1022520A (ja) * | 1996-06-28 | 1998-01-23 | Nec Corp | 半導体受光素子及びその製造方法 |
KR19990023221A (ko) | 1997-08-20 | 1999-03-25 | 포만 제프리 엘 | 감광성 소자, 능동 픽셀 센서 소자, 능동 픽셀 센서 감광성 소자 및 능동 픽셀 센서 장치 |
US5986391A (en) * | 1998-03-09 | 1999-11-16 | Feldman Technology Corporation | Transparent electrodes |
US6541316B2 (en) * | 2000-12-22 | 2003-04-01 | The Regents Of The University Of California | Process for direct integration of a thin-film silicon p-n junction diode with a magnetic tunnel junction |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2344099C3 (de) * | 1973-08-31 | 1979-01-18 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Integrierte Halbleiteranordnung |
US4316206A (en) * | 1980-04-14 | 1982-02-16 | The United States Of America As Represented By The Secretary Of The Navy | Two color narrow bandwidth detector |
JPS5848962A (ja) * | 1981-09-18 | 1983-03-23 | Hitachi Ltd | 光センサアレイ装置 |
GB2132016B (en) * | 1982-12-07 | 1986-06-25 | Kokusai Denshin Denwa Co Ltd | A semiconductor device |
-
1985
- 1985-08-14 FR FR8512420A patent/FR2586327B1/fr not_active Expired
-
1986
- 1986-08-08 DE DE8686401789T patent/DE3681662D1/de not_active Expired - Fee Related
- 1986-08-08 EP EP86401789A patent/EP0214033B1/fr not_active Expired - Lifetime
- 1986-08-12 US US06/895,812 patent/US4728997A/en not_active Expired - Fee Related
- 1986-08-14 JP JP61191175A patent/JPS6243166A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
FR2586327A1 (fr) | 1987-02-20 |
DE3681662D1 (de) | 1991-10-31 |
US4728997A (en) | 1988-03-01 |
EP0214033B1 (fr) | 1991-09-25 |
EP0214033A1 (fr) | 1987-03-11 |
FR2586327B1 (fr) | 1987-11-20 |
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