JPS6242395A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To attain effective utilization of a chip area by arranging a column decoder at the side ridge of an area in the lump in common to plural blocks, leading a column address line in common to a sense amplifier of each block and connecting the sense amplifier belonging to the same column to a bus line at the same time. CONSTITUTION:A single column decoder group CDG is provided in common to sense amplifier groups SAG1, SAG2 in parallel with the outside of the same amplifier group and a memory cell group. Further, sense amplifiers SA1, SA1' belonging to the same column are selected at the same time by leading column address lines CL1, CL2,... from column decoders CD1, CD2,... in the column decoder group CDG. The lines CL1, CL2,... are formed as multiple lines to pass the upperpart of a cell forming area and are connected to gates of transistors Q2, Q3 of the same column. Thus, since the column decoder group is not increased as the sense amplifier group increases in this way, the chip area is utilized effectively or the required area is reduced.

Description

【発明の詳細な説明】 本発明は、大容量のダイナミック型半導体記憶装置に関
し、センスアンプ出力を選択する列デコーダの配設法を
工夫してチップ面積の有効利用等を図ろうとするもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a large-capacity dynamic semiconductor memory device, and aims to effectively utilize the chip area by devising a method of arranging column decoders for selecting sense amplifier outputs.

１トランジスタ１キャパシタ型のメモリセルをマトリク
ス状に配列してなるＭＯＳダイナミックＲＡＭは、それ
が４にビット、１６にビット程度の容量であるうちは、
第１図のようにチップ（半導体基板）中央近傍にセンス
アンプＳＡ＋〜ＳＡｎを一列に配設し、その両側に全て
のセルをＣＧ＋。MOS dynamic RAM, which consists of one transistor, one capacitor type memory cells arranged in a matrix, has a capacity of about 4 bits and 16 bits.
As shown in FIG. 1, sense amplifiers SA+ to SAn are arranged in a line near the center of the chip (semiconductor substrate), and all cells CG+ are arranged on both sides of the sense amplifiers SA+ to SAn.

ＣＧ２の２群に分割して配列することが可能である。同
図に示す例はｎｘｍビットの容量を持つメモリの例でセ
ル群ＣＧＩ、ＣＧ２はｎ　Ｘ　ｍ　／　２個のセルを有
する。セル群ＣＧＩには行デコーダＲＤによって選択さ
れるｍ／２本の行アドレス線（ワード線又はロー線）Ｒ
Ｌが横方向に走り、またセンスアンプＳＡ＋〜ＳＡｎの
一対の入出力端の一方に接続されるｎ本のデジットライ
ンＤＧが縦方向に走る。そしてこれらの各交点にメモリ
セルＭＣが設けられる。第２ゼル群ＣＧ２も同様である
が、センスアンプＳＡ＋〜ＳＡｎの一対の入出力端の他
方から縦方向に引出されるｎ本のデジットラインにはこ
−ではＤＣなる符号を付している。セル群ＣＧＩ、ＣＧ
２には各１本のダミーワードラインＤＲＬが設けられ、
これと各デジットラインＤＧ、ＤＧとの交点にはダミー
セルＤＣが設けられる。第１図はこれらのセルＭＣ，Ｄ
Ｃの１つのみを代表して描いたものであるが、例えば第
１セル群ＣＧ＋でリアルセルＭＣが選択されるとき第２
セル群ＣＧ２では該セルのデジットラインＤＣと対をな
すデジットラインＤＧに接続されたダミーセルが選択さ
れるので、第１図のＭＣ。It is possible to divide and arrange into two groups of CG2. The example shown in the figure is an example of a memory having a capacity of n x m bits, and the cell groups CGI and CG2 have n x m /2 cells. The cell group CGI has m/2 row address lines (word lines or row lines) R selected by a row decoder RD.
L runs in the horizontal direction, and n digit lines DG connected to one of a pair of input/output terminals of the sense amplifiers SA+ to SAn run in the vertical direction. A memory cell MC is provided at each of these intersections. The same applies to the second cell group CG2, but the n digit lines drawn out in the vertical direction from the other of the pair of input/output terminals of the sense amplifiers SA+ to SAn are here given the symbol DC. Cell group CGI, CG
2 are each provided with one dummy word line DRL,
A dummy cell DC is provided at the intersection of this and each digit line DG, DG. Figure 1 shows these cells MC, D
Although this drawing is representative of only one cell group C, for example, when real cell MC is selected in the first cell group CG+, the second
In the cell group CG2, a dummy cell connected to the digit line DG paired with the digit line DC of the cell is selected, so the MC in FIG.

ＤＣはこれら同時読出しされるリアル、ダミー両セルを
示している。図示しないがセンスアンプ列の両側にはデ
ータバスが配設され該バスを通してセンスアンプ出力が
取出されるが、該バスとデジットラインＤＣ，ＤＧとの
接続、従ってセンスアンプ５Ａｉ（ｉは１．２・・・・
・・ｎの１つ）の選択は列デコーダでなされる。この列
デコーダはセンスアンプ回路の対称性保持のため、第１
図のようにラインＤＣ側の１／２列デコーダとライン面
側の１／２列デコーダに分割して配設される。DC indicates both real and dummy cells that are read simultaneously. Although not shown, a data bus is provided on both sides of the sense amplifier row, and the sense amplifier output is taken out through the bus.・・・・・・
. . n) is made in the column decoder. This column decoder is designed to maintain the symmetry of the sense amplifier circuit.
As shown in the figure, the decoder is divided into a 1/2 column decoder on the line DC side and a 1/2 column decoder on the line side.

第２図は第１図の要部を具体的に示すもので、メモリセ
ルＭＣはワードラインＲＬが選択されてＨレベルになる
ときオンとなるＭＯＳトランジスタＱ１とそのソース側
に設けられた容ＪｉＣｓからなる。ダミーセルＤＣはダ
ミーワード線ＤＲＬが選択されてＨレベルになるときオ
ンになるトランジスタＱ１′　と、容量Ｃ３に対して約
１／２の容量値の容量Ｃ５′と、読出し操作の前に容量
Ｃｓ′の電荷を放電してリセットを行なうトランジスタ
Ｑａ　　（リセット信号Ｒ３Ｔでオンとなる）を有する
。セルＭＣからの情報の読出しは周知の通りで、先ずデ
ジットラインＤＧ、ＤＣをプリチャージすることから始
まる。そして行デコーダでワードラインＲＬ、ＤＲＬを
選択するとセルＭＣ，ＤＣのトランジスタＱ＋、Ｑ＋’
　はいずれもオンになり、容量Ｃｓ、Ｃｓ’がデジット
線ＤＣ，ＤＣ’へ接続される。ダミーセルＤＣの容量Ｃ
３′は予め放電されているのでこの接続でデジットライ
ンＤＧの電位は若干低下する。これに対しリアルセルＭ
Ｃ側では容量Ｃｓが充電されていなければ（“０”書込
み）デジットラインＤＧの電位はＤＧのそれより太き（
低下しくＣｓ＞Ｃｓ’であるから）、充電されている場
合（１”書込み）にはデジットラインＤＧの電位は不変
である（ＤＣのプリチャージ電圧とＣｓの電圧は同じ）
。センスアンプＳＡはこのＤＧ、ＤＧの微少電位差を検
出して増幅するもので、増幅後の出力は同じデジットラ
インＤＣ，ＤＧに現われるが電位差は増大している。FIG. 2 specifically shows the main part of FIG. 1, and the memory cell MC consists of a MOS transistor Q1 that is turned on when the word line RL is selected and becomes H level, and a capacitor JiCs provided on the source side of the MOS transistor Q1. Consisting of The dummy cell DC has a transistor Q1' that is turned on when the dummy word line DRL is selected and becomes H level, a capacitor C5' whose capacitance value is approximately 1/2 of the capacitor C3, and a capacitor Cs' that is activated before the read operation. It has a transistor Qa (turned on by a reset signal R3T) that performs reset by discharging the charge of the transistor Qa. Reading out information from cell MC is well known, and begins by precharging digit lines DG and DC. Then, when word lines RL and DRL are selected by the row decoder, transistors Q+ and Q+' of cells MC and DC are selected.
are both turned on, and the capacitors Cs and Cs' are connected to the digit lines DC and DC'. Capacity C of dummy cell DC
Since digit line 3' has been discharged in advance, the potential of digit line DG is slightly lowered by this connection. On the other hand, Real Cell M
On the C side, if the capacitor Cs is not charged (“0” written), the potential of the digit line DG is thicker than that of the DG (
(because Cs>Cs'), the potential of digit line DG remains unchanged when it is charged (1" write) (DC precharge voltage and Cs voltage are the same)
. The sense amplifier SA detects and amplifies this minute potential difference between DG and DG, and the amplified output appears on the same digit lines DC and DG, but the potential difference has increased.

次いで列デコーダＣＤによってトランジスタＱ　２　。Then transistor Q2 by column decoder CD.

Ｑ３をオンにするとデジットラインＤＣ，ＤＣはデータ
バスラインＢＵＳ、ＢＵＳに接続され、該バスのレベル
はＤＣ，ＤＧのそれになる。入出力アンプＩＯＡはバス
ＢＵＳ、ＢＵＳのレベルを更に増幅してセルＭＣの読出
し出力Ｄｏｕｔを生じる。When Q3 is turned on, the digit lines DC and DC are connected to the data bus lines BUS and BUS, and the level of the bus becomes that of DC and DG. The input/output amplifier IOA further amplifies the levels of the buses BUS and BUS to produce a readout output Dout of the cell MC.

ＤＩＮは書込み時の入力データであり、ＤＩＮのＨｌＬ
によりバスＢＵＳ、ＢＵＳのレベルをＨ，Ｌまたはこの
逆にし、デジットラインＤＧ、ＤＣのレベルも同様にし
、トランジスタＱ２．Ｑ３さらにはＱｌをオンにするこ
とでセルＭＣの容ＮＣ３への充電つまり書込みを行なう
。DIN is the input data at the time of writing, and HlL of DIN
The levels of the buses BUS, BUS are set to H, L, or vice versa, and the levels of the digit lines DG, DC are set in the same way, and the transistors Q2. By turning on Q3 and further Ql, charging or writing to the capacitor NC3 of cell MC is performed.

第２図に示す列デコーダＣＤは各センスアンプＳＡに対
応するもので、第１図の様にｎ１ＩＮのセンスアンプＳ
、Ａ＋〜ＳＡｎが設けられる場合には同数の列デコーダ
ＣＤがセンスアンプ列に沿って配列される。例えば１６
にピノ）ＲＡＭでｍ　＝　ｎ　−１２８とすればセンス
アンプＳＡの個数は１２８となるから、それと同数の１
２８個の列デコーダＣＤが設けられる。ところで第１図
のようにｍ×ｎビットのメモリセルをセンスアンプの両
側に２分割するだけでは、各センスアンプＳＡの片側に
はｍ／２個のセルが接続されるので、ｍの増大に伴ない
デジットラインＤＣ，Ｄでが長くなり、その浮遊容量ｃ
ｐｃが増加する。ダイナミックメモリではセル情報の読
出しは前述のようにして行なうのでＣｆ１Ｇが大になる
とＤＣ，ＤＧのレベル変化が小になり、読出しが困難に
なる。即ちデジットラインＤＣのプリチャージ電圧をＶ
ｄとし、メモリセルＭＣは非充電であったとすると、Ｑ
１オンによるデジット線のレベル変化Δｖｓｒｃ　　は
、である。ＣｓとＣＤＧの比Ｃｃｃ／Ｃｓは一般にＣレ
シオ（γ）と呼ばれるもので、これを用いると（１）式
は ΔＶｓｒａ　＝　−Ｖｄ　　　　　　　　−・・・四・
（２）１＋γ となる。センスアンプＳＡの差動入力はラインＤＧ側の
ΔＶＳＩＧ　　とラインＤＣ側のΔ■８□０　であるか
ら、ダミーセルの容量をリアルセルの容量の１／２に設
定すれば □１１ ΔＶｓｒｃ−ΔＶｓ工Ｇ＝ヲ・１＋ｒ−Ｖｄ・・・・・
・・・・（３）となる。一般にＶｄ＝３Ｖ、　　γ＝１
０〜１５程度であるから、例えばｒ　＋　１　＝　１０
とすれば（３）式よりセンスアンプ入力は１５０ｍＶと
なる。通常のセンスアンプでは入力レベルの下限が１０
０ｍＶ程度なので、Ｔ＝１０〜１５であれば充分掻出可
能である。しかしこれはｍ＝１２８で満たされる条件で
あり、１６にビットＲＡＭ、ｍ＝ｎ＝１２８の場合には
格別不都合はないが、ＲＡＭが大容量化し、例えば２５
６にビットになると第１図のかつ正方形の構成ではｍ＝
ｎ＝５１２、従ってｍ／２＝２５６となるのでＣ美が増
加し、γ−４０〜６０程度になる。このため（３）式の
値が数１０ｍＶになることが予想されるので、センスア
ンプＳＡで検出不能という事態に陥る。The column decoder CD shown in FIG. 2 corresponds to each sense amplifier SA, and as shown in FIG.
, A+ to SAn, the same number of column decoders CD are arranged along the sense amplifier columns. For example 16
(Pino) If m = n -128 in RAM, the number of sense amplifiers SA will be 128, so the same number of 1
28 column decoders CD are provided. By the way, if you just divide the m x n bit memory cells into two on both sides of the sense amplifier as shown in Figure 1, m/2 cells will be connected to one side of each sense amplifier SA, so it will be difficult to increase m. As a result, the digit lines DC and D become longer, and their stray capacitance c
PC increases. In a dynamic memory, cell information is read out as described above, so when Cf1G becomes large, level changes in DC and DG become small, making reading difficult. That is, the precharge voltage of the digit line DC is set to V
d, and if memory cell MC is not charged, then Q
The level change Δvsrc of the digit line due to 1-on is as follows. The ratio Ccc/Cs of Cs and CDG is generally called the C ratio (γ), and using this, equation (1) becomes ΔVsra = -Vd -...4.
(2) 1+γ. The differential input of the sense amplifier SA is ΔVSIG on the line DG side and Δ■8□0 on the line DC side, so if the capacitance of the dummy cell is set to 1/2 of the capacitance of the real cell, □11 ΔVsrc - ΔVs engineering G = wo・1+r−Vd・・・・・・
...(3). Generally Vd=3V, γ=1
Since it is about 0 to 15, for example, r + 1 = 10
Then, from equation (3), the sense amplifier input becomes 150 mV. In a normal sense amplifier, the lower limit of the input level is 10.
Since it is about 0 mV, sufficient scraping is possible if T=10 to 15. However, this condition is satisfied when m = 128, and there is no particular inconvenience if 16 bits RAM is used and m = n = 128, but as the capacity of RAM increases, for example 25 bits
When it comes to 6 bits, m=
Since n=512, therefore m/2=256, the C beauty increases and becomes about γ-40 to 60. For this reason, the value of equation (3) is expected to be several tens of mV, resulting in a situation where the sense amplifier SA cannot detect it.

そこでｍ＝ｎという正方形マトリクスをやめ、行アドレ
ス線ＲＬを長くして該線に沿って配列されるセル数を増
大し、デジットラインに沿って配列されるセル数を減少
させる、つまりｎ＞ｍとすれば、２５６にビットまたは
それ以上のＲＡＭを構成することは可能である。例えば
２５６にビットに対してはｎ＝１０２４．ｍ＝２５６ま
たはｎ−２０４８，ｍ＝１２８とすれば上記の問題は回
避できる。しかしながらこのようにするとＲＡＭの平面
パターン従ってチップが長方形状となり、正方形状を予
定する通常のパッケージには搭載上難があり、また長手
方向で２′分しやすいなど機械的強度の問題もある。Therefore, instead of using a square matrix where m=n, the row address line RL is lengthened to increase the number of cells arranged along the line, and the number of cells arranged along the digit line is reduced, that is, n>m Therefore, it is possible to configure a RAM of 256 bits or more. For example, for 256 bits, n=1024. The above problem can be avoided by setting m=256 or n-2048 and m=128. However, if this is done, the planar pattern of the RAM and therefore the chip will be rectangular, making it difficult to mount it on a normal package that is intended to be square, and also having problems with mechanical strength as it tends to be separated by 2' in the longitudinal direction.

第３図或いは第４図のメモリ構成はこれを解決しようと
するもので、デジットラインに沿って配設されるメモリ
セル数を少数に抑えながら、はヌ゛正方形状のメモリ領
域を可能にする。即ち第３図ではｎＸｍビットのセルを
各ｎｘｍ／４ビ・ノドのセル群ＣＧ＋〜ＣＧ　４に４分
割し、また第４図ではこれを各ｎＸｍ／８ビツトのセル
群ＣＧ　Ｉ−ＣＧθに８分割し、各群の間にセンスアン
プおよび列デコーダ群を配設する。このようにすれば２
５６にビットＲＡＭでも第３図の場合にｍ／４＝１２８
、また第４図の場合にはｍ／８＝６４となるのでＣレシ
オＴを１０〜１５に抑えることができ、このため第１お
よび第２セル群ＣＧＩ、ＣＧ２の間、第３および第４セ
ル群ＣＧ３．ＣＧａ０間・・・・・・にそれぞれ設けら
れるセンスアンプ群５ＡＧＥ。The memory configurations shown in Figures 3 and 4 attempt to solve this problem by keeping the number of memory cells arranged along the digit line to a small number while allowing for a square memory area. . That is, in FIG. 3, the cell of nXm bits is divided into four cell groups CG+ to CG4 of each nxm/4 bit node, and in FIG. A sense amplifier and a column decoder group are arranged between each group. In this way, 2
Even with 56-bit RAM, m/4 = 128 in the case of Figure 3.
In the case of FIG. 4, m/8=64, so the C ratio T can be suppressed to 10 to 15. Therefore, between the first and second cell groups CGI and CG2, and between the third and fourth cell groups Cell group CG3. Sense amplifier groups 5AGE are respectively provided between CGa0.

Ｓ　Ａ　Ｇ　２　、・・・・・・の入力限界が１００ｍ
Ｖ程度であっても、充分セル情報をセンス可能である。The input limit for S A G 2,... is 100m
Even if the voltage is about V, cell information can be sensed sufficiently.

しかしながらこれを第１図と同様の考えに従い、センス
アンプ列ＳＡＧ＋　、５ＡＧ２．・・・・・・の両側に
それぞれ列デコーダ群ＣＤＧ　＋、ＣＤＧ２．・・・・
・・を設けると種々の面で不都合が生じる。However, following the same idea as in FIG. 1, the sense amplifier arrays SAG+, 5AG2 . Column decoder groups CDG+, CDG2 .・・・・・・
Providing... causes various problems.

これを第５図を参照して説明する。同図は第３図の要部
を具体的に示すもので、第１セル９　ＣＧ　＋（他も同
様）にはｍ／２本のローアドレスラインＲＬ＋〜ＲＬｍ
／２（１本はダミー）が図示せぬ行デコーダから横方向
に引出される。そして第１センスアンプ群Ｓ　Ａ　Ｇ　
＋のセンスアンプＳ　Ａ　＋　＋ＳＡ２の各一端から引
出されたデジットライン百Ｇ　１．　　Ｄ　Ｇ　２　、
　−−がラインＲＬ＋〜ＲＬｍ／２と交叉し、その交叉
部にｎ　ｘ　ｍ　／　’ｌビットのセルＭＣ（ダミーを
含む）が設けられる。第１センスアンプ群ＳＡＧ＋の他
端側にも同一構成の第２セル群ＣＧ２が設けられ、セル
群ＣＧＩ、ＣＧ２から選択された１ビツトのセル情報が
パスラインＢＵＳＡ、ＢＵＳｔ上に取り出される。第３
セル群ＣＧ３．第２センスアンプ群５ＡＧ２．第４セル
群ＣＧ　ａからなる下半部も上半部と同様の構成を有し
、セル群ＣＧ３．ＣＧ４から選択された１ビツトのセル
情報がパスライン’ＢＵＳ２．ＢＵＳ２上に取り出され
る。前述したようにセンスアンプＳＡＩ、ＳＡ２．・・
・・・・からなる第１センスアンプ群Ｓ　Ａ　Ｇ　＋に
対しては、列デコーダＣＤＩ、ＣＤ２゜・・・・・・か
らなる第１列デコーダ群ＣＤ　Ｃ＋が設けられ、またセ
ンスアンプＳＡＤ′、ＳＡ２’　、・・・・・・からな
る第２センスアンプ群５ＡＧ２に対しては列デコーダＣ
Ｄ＋’　、ＣＤ２’　、・・・・・・からなる第２列デ
コーダ群ＣＤＧ２が設けられる。ところで、列デコーダ
ＣＤ＋が選択するセンスアンプＳＡ＋と列デコーダＣＤ
１′が選択するセンスアンプＳＡ　＋　’−，従ってデ
シントラインＤＧ＋、ＤＧ＋。This will be explained with reference to FIG. This figure specifically shows the main part of FIG.
/2 (one is a dummy) is drawn out in the horizontal direction from a row decoder (not shown). And the first sense amplifier group S A G
+ sense amplifier SA + + Digit line 100G drawn out from one end of SA2 1. DG2,
-- intersects lines RL+ to RLm/2, and an n x m /'l bit cell MC (including a dummy) is provided at the intersection. A second cell group CG2 having the same configuration is also provided on the other end side of the first sense amplifier group SAG+, and 1-bit cell information selected from the cell groups CGI and CG2 is taken out onto the pass lines BUSA and BUSt. Third
Cell group CG3. Second sense amplifier group 5AG2. The lower half consisting of the fourth cell group CGa also has the same configuration as the upper half, and the lower half includes the fourth cell group CG3. The 1-bit cell information selected from CG4 is sent to the pass line 'BUS2. It is taken out on BUS2. As mentioned above, the sense amplifiers SAI, SA2.・・・
For the first sense amplifier group S A G + consisting of..., a first column decoder group CD C+ consisting of column decoders CDI, CD2゜... , SA2', . . . for the second sense amplifier group 5AG2, the column decoder C
A second column decoder group CDG2 consisting of D+', CD2', . . . is provided. By the way, the sense amplifier SA+ selected by the column decoder CD+ and the column decoder CD
1' selects the sense amplifier SA+'-, thus the desint lines DG+, DG+.

ＤＣ＋’　、　　ＤＧ　＋’　はｌ’ｆｉ　Ｘ　ｎ？ト
リクス上では同一コラムに属する。従って第１列デコー
ダ群ＣＤＧ１と第２列デコーダ群ＣＤＧ２は全く同一機
能を有しているものであるが、レイアウト設計上の問題
で複数の列デコーダ群を配列する必要があった。このた
めチップ面積をメモリセルに有効に利用できず、その大
きな部分をセンスアンプおよびデコーダが占めてしまう
ことになる。例えば第１図の形式のメモリではチップ面
積の５０％程度をメモリセル群に割振ることが可能であ
るが、第３図または第４図の形式ではこれが４０％ある
いは３０％にも下ってしまう。また列アドレスバッファ
が駆動する列デコーダ数が多いことから負荷容量増大に
伴なう速度低下が問題となる等の欠点もある。DC+', DG+' are l'fi X n? They belong to the same column on Trix. Therefore, although the first column decoder group CDG1 and the second column decoder group CDG2 have exactly the same function, it is necessary to arrange a plurality of column decoder groups due to layout design problems. For this reason, the chip area cannot be effectively used for memory cells, and a large portion of the chip area is occupied by sense amplifiers and decoders. For example, in the memory format shown in Figure 1, it is possible to allocate about 50% of the chip area to the memory cell group, but in the formats shown in Figures 3 or 4, this drops to 40% or even 30%. . Furthermore, since the number of column decoders driven by the column address buffer is large, there are also drawbacks such as a problem of speed reduction due to an increase in load capacity.

本発明は、これらの点の改善を目的としたもので、セン
スアンプ列と、該センスアンプにそれぞれ接続される１
対のデジット線を介して配列された１トランジスタ１キ
ャパシタ型のダイナミック型メモリセル群と、該センス
アンプの相補出力が選択的に出力されるデータバス線対
とを有するブロックを複数個並設し、該複数のブロック
対応に行デコーダを設けた半導体記憶装置において、該
各ブロックのセンスアンプの相補出力を選択的に該デー
タバス線対に出力させる列デコーダを前記複数のブロッ
クに対して共通に且つ複数のブロック領域の側縁にまと
めて配置し、該列デコーダよりの列アドレス線を前記メ
モリセル群の配設領域の上層部を通して各ブロック′の
センスアンプに共通に導いて、該列デコーダにより選択
される該列アドレス線により同一列に属する各ブロック
のセンスアンプを該バス線に同時に接続するようにした
ことを特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。The present invention aims to improve these points.
A plurality of blocks are arranged in parallel, each having a group of one-transistor, one-capacitor type dynamic memory cells arranged via a pair of digit lines, and a pair of data bus lines to which complementary outputs of the sense amplifier are selectively output. , in a semiconductor memory device provided with row decoders corresponding to the plurality of blocks, a column decoder for selectively outputting complementary outputs of the sense amplifiers of the respective blocks to the data bus line pair is provided in common to the plurality of blocks. The column address lines from the column decoder are commonly guided to the sense amplifiers of each block through the upper layer of the memory cell group arrangement area, and the column decoder The feature is that the sense amplifiers of each block belonging to the same column are simultaneously connected to the bus line by the column address line selected by the column address line, which will be explained in detail below with reference to the illustrated embodiment. do.

第６図は本発明の一実施例を示す概略図で、第７図にそ
の具体例を示す。本例は第３図、第５図と同様にｎｘｍ
ビット（特にｎ＝ｍを規定する）のセルを４分割したも
ので、同一部分には同一符号が付しである。本例が第３
図、第５図と異なる点は、各センスアンプ群ＳＡＧ　＋
、５ＡＧ２毎に列デコーダ群を設けることを止め、これ
らに共通に単一の列デコーダ群ＣＤＧを、センスアンプ
群およびメモリセル群の領域の外側に前記センスアンプ
群と平行に設ける点、および列デコーダ群ＣＤＣ内の各
列デコーダＣＤＩ、ＣＤ２．・・・・・・からコラムセ
レクトライン（列アドレス線）ＣＬ、。FIG. 6 is a schematic diagram showing an embodiment of the present invention, and FIG. 7 shows a specific example thereof. In this example, as in Figs. 3 and 5, nxm
A cell of bits (particularly specifying n=m) is divided into four parts, and the same parts are given the same reference numerals. This example is the third
The difference from Fig. 5 is that each sense amplifier group SAG +
, a column decoder group is no longer provided for every 5AG2, and a single column decoder group CDG is provided in common to these groups outside the area of the sense amplifier group and memory cell group in parallel with the sense amplifier group, and Each column decoder CDI, CD2 . . . . from column select line (column address line) CL.

ＣＬ　２．・・・・・・を引出して前記領域に通し、セ
ンスアンプ群５ＡＧ１．５ＡＧ２の同一コラムに属する
センスアンプ（例えばＳＡ＋、ＳＡ＋′）を同時に選択
するようにした点である。素子構造上ラインＣＬ　＋、
ＣＬ　２．・・・・・・は多重配線としてセル形成領域
の上層部を通過させ、そして同一コラムの各トランジス
タＱ２．Ｑｔのゲートに接続する。CL2. . . . are drawn out and passed through the area to simultaneously select sense amplifiers (for example, SA+, SA+') belonging to the same column of the sense amplifier groups 5AG1, 5AG2. Due to the element structure, line CL +,
CL2. . . . pass through the upper layer of the cell formation region as a multiple wiring, and each transistor Q2 . Connect to the gate of Qt.

このようにすればセンスアンプ群の増大、従ってセルの
分割数の増大に伴なって列デコーダ群が増大するような
ことはなくなるのでチップ面積を第３図、第４図に比し
有効に利用し、または必要面積を縮少できる。またチッ
プ面積を一定としておけば各メモリセルの大きさを増大
できるので、容ｆｉｃｓの増加によって論理振幅を増大
させることができ、センスアンプの設計が容易になる。In this way, the number of column decoders does not increase due to the increase in the number of sense amplifiers and therefore the number of cell divisions, so the chip area can be used more effectively than in Figures 3 and 4. or reduce the required area. Further, since the size of each memory cell can be increased if the chip area is kept constant, the logic amplitude can be increased by increasing the capacitance, and the design of the sense amplifier becomes easier.

さらにアドレスバッファから見た負荷は一つの列デコー
ダ群であるから負荷容量が減少して高速動作が期待され
る。尚、本発明では同一コラムのセンスアンプ例えばＳ
Ａ＋、ＳＡ＋′が同時に選択されるので、パスラインＢ
ＵＳ　＋、Ｂｕｓ　＋とＢＵＳ　２．Ｂｕｓ　２に同時
に出力が現われるが、これはその後段具体的には行デコ
ーダ部にハスデコーダを設けること等で容易に分離でき
る。例えば第６図の４分割の場合は（Ｎ−１）ビットの
ローアドレスで行デコーダを動作させ、残りの１ビツト
でバスデコーダを動作させる（２Ｎ＝ｍ＝ｎの場合、コ
ラムアドレスはＮビットで列デコーダを動作させる）。Furthermore, since the load seen from the address buffer is one column decoder group, the load capacity is reduced and high-speed operation is expected. Incidentally, in the present invention, the sense amplifiers in the same column, for example, S
Since A+ and SA+' are selected at the same time, the path line B
US +, Bus + and BUS 2. Outputs appear simultaneously on Bus 2, but these can be easily separated by providing a hash decoder in the subsequent stage, specifically in the row decoder section. For example, in the case of 4-division in Figure 6, the row decoder is operated with the (N-1) bit row address, and the bus decoder is operated with the remaining 1 bit (if 2N=m=n, the column address is N bits). ).

なお実施例では４分割する場合を例としたが、第４図と
同様８分割する及びその他の場合にも本発明は通用でき
ることは明らかである。In the embodiment, the case where the image is divided into four is taken as an example, but it is clear that the present invention can also be applied to cases where the image is divided into eight as in FIG. 4 and other cases.

以上述べたように本発明によれば、ＭＯＳダイナミック
ＲＡＭの多数のセルを４以上のセル群に分割して選択す
るに際し、列デコーダ群は１つで済むので、特にＲＡＭ
が大容量化されるにつれその効果が顕著となる。また列
アドレス線ＣＬ＋。As described above, according to the present invention, when dividing and selecting a large number of cells of a MOS dynamic RAM into four or more cell groups, only one column decoder group is required.
This effect becomes more noticeable as the capacity increases. Also, column address line CL+.

ＣＬ　２．・・・・・・は多層配線としてメモリセル群
の領域の上層部を通すので、拡散層でこれを形成する場
合のようにセル領域を貰通するのが大変という難点がな
い。CL2. . . . is passed through the upper layer of the memory cell group region as a multilayer wiring, so there is no difficulty in passing through the cell region as in the case where this is formed using a diffusion layer.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は一般的なＭＯＳダイナミ’７りＲＡＭの概略構
成図、第２図は第１図の要部回路図、第３図および第４
図は多数のセルを４以上のセル群に分割する従来のＭＯ
ＳダイナミックＲＡＭの概略構成図、第５図は第３図の
要部回路図、第６図は本発明の一実施例を示す概略構成
図、第７図は第６図の要部回路図である。 図中、ＭＣはダイナミック型メモリセル、ＣＧ＋〜ＣＧ
４は第１〜第４セル群、５ＡＧＩ、５ＡＧ２はセンス７
ンプ群、ＣＤＩ、ＣＤ２．　・・・・・・は列デコーダ
、ＣＬ　＋、ＣＬ　２．・・・・・・はコラムセレクト
ライン（列アドレス線）である。Figure 1 is a schematic configuration diagram of a general MOS dynamic RAM, Figure 2 is a circuit diagram of the main part of Figure 1, Figures 3 and 4.
The figure shows a conventional MO system that divides a large number of cells into four or more cell groups.
A schematic configuration diagram of the S dynamic RAM, FIG. 5 is a circuit diagram of the main part of FIG. 3, FIG. 6 is a schematic diagram of an embodiment of the present invention, and FIG. 7 is a circuit diagram of the main part of FIG. 6. be. In the figure, MC is a dynamic memory cell, CG+~CG
4 is the first to fourth cell group, 5AGI, 5AG2 is sense 7
pump group, CDI, CD2. . . . are column decoders, CL+, CL2. . . . are column select lines (column address lines).

Claims (1)

【特許請求の範囲】 センスアンプ列と、 該センスアンプにそれぞれ接続される１対のデジット線
を介して配列された１トランジスタ１キャパシタ型のダ
イナミック型メモリセル群と、該センスアンプの相補出
力が選択的に出力されるデータバス線対とを有するブロ
ックを複数個並設し、 該複数のブロック対応に行デコーダを設けた半導体記憶
装置において、 該各ブロックのセンスアンプの相補出力を選択的に該デ
ータバス線対に出力させる列デコーダを前記複数のブロ
ックに対して共通に且つ複数のブロック領域の側縁にま
とめて配置し、 該列デコーダよりの列アドレス線を前記メモリセル群の
配設領域の上属部を通して各ブロックのセンスアンプに
共通に導いて、該列デコーダにより選択される該列アド
レス線により同一列に属する各ブロックのセンスアンプ
を該バス線に同時に接続するようにしたことを特徴とす
る半導体記憶装置。[Claims] A row of sense amplifiers, a group of one-transistor, one-capacitor type dynamic memory cells arranged through a pair of digit lines each connected to the sense amplifiers, and complementary outputs of the sense amplifiers. In a semiconductor memory device in which a plurality of blocks having data bus line pairs that are selectively outputted are arranged in parallel and a row decoder is provided corresponding to the plurality of blocks, complementary outputs of sense amplifiers of each block are selectively output. Column decoders output to the data bus line pairs are arranged commonly to the plurality of blocks and collectively on the side edges of the plurality of block areas, and column address lines from the column decoders are arranged in the arrangement of the memory cell group. The sense amplifiers of each block belonging to the same column are connected to the bus line at the same time by the column address line selected by the column decoder by commonly leading to the sense amplifiers of each block through the upper part of the area. A semiconductor memory device characterized by: