JPS6240764A - Read-only semiconductor memory and manufacture thereof - Google Patents

Abstract

PURPOSE:To increase the density of memory cells by forming insulating films only on the side wall in contact with a drain region of gate wirings of 3-layer structure. CONSTITUTION:N-channel MOS transistors for memory cells are formed as designated by broken lines (a)-(d) in four directions at point symmetry of point 40 on a P-type silicon semiconductor substrate 21. Gate wirings 26 of 3-layer structure made of a gate insulating film 23 formed on the substrate 21, a polycrystalline silicon layer 24 formed on the film 23 and an insulating film 25 formed on the layer 24 is formed between a drain region 27 and a source region 28 made of N<+> type diffused regions, and a plurality of MOS transistors are commonly formed. In the transistor (d), an insulating film 30 is formed only on the side wall in contact with the region 27 of the wiring 26.

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高集積化が達成できる読み出し専用半導体記
憶装置およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a read-only semiconductor memory device that can achieve high integration and a method for manufacturing the same.

［発明の技術的背景とその問題点コ 一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと
称する）は、ウェハ製造工程の途中でマスクを用いてデ
ータが書き込まれるのためマスクプログラムＲＯＭと呼
ばれている。このマスクプログラムＲＯＭでデータの書
き込みに広く採用されている方式としては、コンタクト
方式、トランジスタの有無によりデータを書き込むいわ
ゆるＳＤＧ　（ソース、ドレイン、ゲー１−　）方式、
トランジスタの閾値電圧を書き込みデータに応じて異な
らせる方式、の三つがある。[Technical background of the invention and its problems] In general, a read-only semiconductor memory device (hereinafter referred to as ROM) is called a mask program ROM because data is written using a mask during the wafer manufacturing process. There is. Methods widely used for writing data in mask program ROMs include the contact method, the so-called SDG (source, drain, gate) method in which data is written depending on the presence or absence of transistors, and
There are three methods: one in which the threshold voltage of the transistor is varied depending on the written data.

他方、メモリセルの回路構成に基づ＜ＮＯＲ型ＲＯＭと
ＮＡＮＤ−ＮＯＲ型ＲＯＭという方式の分は方も有り、
ざらにＲＯＭをシステム側からみると同期型ＲＯＭと非
同期型ＲＯＭというような分は方もある。そして高速動
作に適したＲＯＭとしてはＮＯＲ型ＲＯＭが、低速で良
い場合にはＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用さ
れることが多い。On the other hand, based on the circuit configuration of the memory cell, there are also NOR type ROM and NAND-NOR type ROM,
Roughly looking at ROM from the system side, there are two types: synchronous ROM and asynchronous ROM. A NOR type ROM is often used as a ROM suitable for high speed operation, and a NAND-NOR type ROM is often used when a low speed operation is sufficient.

このようなそれぞれの方式によるＲＯＭの分は方のうち
、高速動作に適したＮＯＲ型ＲＯＭには、その回路設計
の容易さ、データ書き込みの容易さおよび確実さに加え
て、データの書き込み工程が全工程の後半にあることか
ら生産対応上の効果があるコンタクト方式を採用するこ
とが多い。Among the advantages of ROM using each of these methods, NOR type ROM, which is suitable for high-speed operation, has the advantages of easy circuit design, ease and reliability of data writing, and the ease of data writing process. Since it is in the latter half of the entire process, the contact method is often used because it is effective in terms of production.

しかし、上記のような従来のコンタクト方式では、一つ
のメモリセルの占有面積が広くなってしまう欠点があり
、大きな記憶各間のＲＯＭの場合にはチップサイズが大
きくなってしまう。However, the conventional contact method as described above has the drawback that the area occupied by one memory cell becomes large, and in the case of a ROM between large memories, the chip size becomes large.

このため、ＮＯＲ型ＲＯＭの高速性を生かしたままで、
メモリセルの占有面積を少なくした構造のＲＯＭとｔ、
Ｔ、特公昭５８−１９１４４号で知られる読み出し専用
記憶装置が考えられている。Therefore, while taking advantage of the high speed of NOR type ROM,
A ROM with a structure that reduces the area occupied by memory cells,
A read-only storage device known from Japanese Patent Publication No. 58-19144 has been considered.

第５図はこの記憶８ｉ置のメモリセルとしてシリコンゲ
ート構造を採用した場合の構成を示すパターン平面図で
あり、第６図はそのＡ−Ａ’　線に沿った断面図である
。すなわち、この記憶装置は、それぞれ破線ａないしｄ
で示すように、一つの拡散層の四隅に斜め方向に四つの
ＭＯＳトランジスタを形成して半導体基板１１の面積利
用率を高め、メモリセルの集積度を向上させるようにし
たものである。この場合、４１”レベル、“０”レベル
の情報の書き込み方式としては、それぞれのトランジス
タの閾値電圧を書き込み情報に応じて異ならせる方式（
以下、インプラ方式と称する）が採用されている。つま
り、それぞれのトランジスタのゲート酸化膜１２に対し
て、ボロン（Ｂ）等の不純物をイオン・インプランテー
ション技術を用いて選択的に打込むことにより、トラン
ジスタの閾値電圧を異ならせ、ｉｌ　Ｉ　ＩＩレベル、
“Ｏ″レベル情報を書き込んでいる。FIG. 5 is a pattern plan view showing the configuration when a silicon gate structure is adopted as the memory cell of the memory 8i, and FIG. 6 is a sectional view taken along the line AA'. That is, these storage devices are indicated by dashed lines a to d, respectively.
As shown in , four MOS transistors are formed diagonally at the four corners of one diffusion layer to increase the area utilization rate of the semiconductor substrate 11 and improve the degree of integration of the memory cells. In this case, the method for writing information at the 41" level and the "0" level is a method (
(hereinafter referred to as the implantation method) has been adopted. That is, by selectively implanting impurities such as boron (B) into the gate oxide film 12 of each transistor using ion implantation technology, the threshold voltages of the transistors are varied, and the il I II level ,
“O” level information is being written.

なお、第５図および第６図において、１３はＮ＋型型数
散層ソース領域）、１４はＮ“型拡散層（ドレイン領域
）、１５は多結晶シリコンゲート電極（ワード線）、１
６はアルミニューム配線（データ線）、１７は閾値電圧
制御を行なうためにイオン注入が行われたイオン注入ｆ
ａ域である。In FIGS. 5 and 6, 13 is an N+ type diffused layer source region), 14 is an N" type diffusion layer (drain region), 15 is a polycrystalline silicon gate electrode (word line), and 1
6 is an aluminum wiring (data line), 17 is an ion implantation f for performing threshold voltage control.
This is area a.

ところで、第５図および第６図のような従来の記憶装置
では、一つの拡散層１３の四隅に四つのＭＯＳトランジ
スタａないしｄが形成でき、高集積化が達成できる反面
、ウニハエ程の初期の段階におけるインプラ（イオン・
−ｒンブランテーシコン）工程で情報の書き込みを行な
わなければならないので、製品の完成までに長い製造時
間が必要となる欠点がある。By the way, in the conventional memory devices shown in FIGS. 5 and 6, four MOS transistors a to d can be formed at the four corners of one diffusion layer 13, and high integration can be achieved. Implantation (ion implantation) at the stage
Since the information must be written during the embedding process, there is a drawback that a long manufacturing time is required to complete the product.

また、情報読み出しの際に゛″１″１″レベル○パレベ
ルを明確に判断するため、それぞれのトランジスタの閾
値電圧の差を十分に大きくするには、高ドーズ量のイン
プラを施さなければならない。Further, in order to clearly judge the "1" level ○pa level when reading information, a high dose implantation must be performed in order to sufficiently increase the difference in the threshold voltages of the respective transistors.

このような状況でＭＯＳ）−ランジスタをより微細化し
て高密度化を図る場合には、ショートチャネル効果を考
慮して、さらに高ドーズ口のインプラを施す必要がある
。このため、各セルをＮチャネルトランジスタで構成す
るとき、Ｐ型半導体装置表面の不純物濃度が非常に高い
状態となり、トランジスタの耐圧特性が極端に悪化して
しまう。すなわち、トランジスタがブレークダウンし易
くなり、実際上使用不可能になってしまう。In such a situation, if the MOS transistor is to be further miniaturized to achieve higher density, it is necessary to take the short channel effect into consideration and perform implantation with a higher dose port. For this reason, when each cell is configured with an N-channel transistor, the impurity concentration on the surface of the P-type semiconductor device becomes extremely high, resulting in extremely poor breakdown voltage characteristics of the transistor. In other words, the transistor is likely to break down, making it practically unusable.

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、それぞれのメモリセルに対して°゛１
′１′ルベル　ＯＩＴレベルの情報の８き込みを明確に
行なうことができかつメモリセルの特性劣化を生じるこ
となしにメモリセルの高密度化を図ることができる読み
出し専用半導体記憶装置およびその製造方法を提供（る
ことにある。[Object of the Invention] This invention was made in consideration of the above circumstances, and its purpose is to
'1' Lebel A read-only semiconductor memory device and its manufacturing method that can clearly store OIT level information and increase the density of memory cells without deteriorating the characteristics of the memory cells. (to provide)

［発明の概要］ 上記目的を達成するためこの発明にあっては、一方導電
型半導体基体の表面上で互いに点対称な四つの方向に配
置される４箇所のメモリセル領域と、上記４箇所の各メ
モリセル領域それぞれにおいて上記半導体基体上で電極
の上下を絶縁膜ではさむように形成される三層構造のゲ
ート配線と、上記ゲート配線の両側の上記半導体基体内
に形成される他方導電型の第１、第２半導体領域と、書
き込み情報に応じて少なくとも上記ゲート配線の上記第
１半導体領域と接する方の側壁に選択的に形成される第
１絶縁層と、書き込み情報に応じて上記第１半導体領域
の表面を覆うように選択的に形成された第２絶縁層と、
上記４箇所のメモリセル領域のすべての第１半導体領域
付近を覆うように形成され、上記第２絶縁層が形成され
ていない箇所では上記第１半導体領域の表面と接触し一
部が上記ゲート配線の上方まで延長するように配置され
た配線層とを具備した読み出し専用半導体記憶袋・置が
提供されている。[Summary of the Invention] In order to achieve the above object, the present invention includes four memory cell regions arranged in four directions point-symmetrical to each other on the surface of a semiconductor substrate of one conductivity type; In each memory cell region, a three-layer gate wiring is formed on the semiconductor substrate so that the upper and lower electrodes are sandwiched between insulating films, and gate wiring of the other conductivity type is formed in the semiconductor substrate on both sides of the gate wiring. 1. a second semiconductor region; a first insulating layer selectively formed on at least a side wall of the gate wiring in contact with the first semiconductor region according to written information; a second insulating layer selectively formed to cover the surface of the region;
It is formed so as to cover the vicinity of all the first semiconductor regions in the four memory cell regions, and the portions where the second insulating layer is not formed are in contact with the surface of the first semiconductor region, and a portion thereof is connected to the gate wiring. A read-only semiconductor storage bag is provided having a wiring layer extending above the storage area.

［発明の実施例コ 以下、図面を参照してこの発明の一実施例を説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第１図はこの発明に係る記憶装置のメモリセル部分の構
成を示すパターン平面図であり、第２図はそのＢ−８’
線に沿った断面図である。FIG. 1 is a pattern plan view showing the configuration of a memory cell portion of a memory device according to the present invention, and FIG.
It is a sectional view along the line.

図において、例えばＰ型のシリコン半導体基板２１上の
点４０を点対称点として、四つの方向にそれぞれ破線ａ
ないしｄで示すようにメモリセル用のＮチャネルＭＯＳ
トランジスタが形成されている。In the figure, for example, a point 40 on a P-type silicon semiconductor substrate 21 is taken as a point of symmetry, and broken lines a are drawn in four directions.
N-channel MOS for memory cells as shown by d
A transistor is formed.

これら四つのＭＯＳトランジスタではドレイン領１ｉｉ
！２７およびソース領域２８がそれぞれＮ＋型拡散領域
で構成されている。上記Ｎ＋型拡散領域からなるドレイ
ン領域２７およびソース領域２８間には、基板２１上に
設けられたゲート絶縁ｇ２３、このゲート絶縁膜２３上
に設けられた多結晶シリコン層２４およびこの多結晶シ
リコン層２４上に設けられた絶縁膜２５からなる三層構
造のゲート配線２６が設けられており、このゲート配！
５１２６は第１図中で横方向に延長形成されており、複
数のＭｏＳトランジスタで共通にされている。また、Ｍ
ｏ８　ｔ−ランジスタＣでは、三層構造のゲート配線２
６のドレイン領域２７と接する側壁にのみ絶縁膜３０（
第２図のみに図示）が形成されている。In these four MOS transistors, the drain region 1ii
! 27 and source region 28 are each formed of an N+ type diffusion region. Between the drain region 27 and the source region 28 made of the N+ type diffusion region, there is a gate insulating g23 provided on the substrate 21, a polycrystalline silicon layer 24 provided on this gate insulating film 23, and this polycrystalline silicon layer. A gate wiring 26 having a three-layer structure consisting of an insulating film 25 provided on the top of the gate wiring 24 is provided.
Reference numeral 5126 is formed to extend horizontally in FIG. 1, and is shared by a plurality of MoS transistors. Also, M
o8 In the T-transistor C, the gate wiring 2 has a three-layer structure.
The insulating film 30 (
(Illustrated only in FIG. 2) is formed.

第２図の断面図において右側に配置されたＭＯＳトラン
ジスタｂは一方のデータ、例えば“Ｏｌ＋レベルが書込
まれるものであり、この書き込みデータに応じてそのド
レイン領域２７の表面は絶縁膜２９で覆われている。他
方、第２図の断面図において左側に配置されたＭＱＳト
ランジスタＣは他方のデータ、例えば゛１″レベルが書
込まれるものであり、この書き込みデータに応じて上記
絶縁膜２９が選択的に除去され、さらにそのドレイン領
域２７の表面と接触するように、不純物が導入されて導
電率が高められた多結晶シリコン層３１が設けられてい
る。また、この多結晶シリコン層３１の一部は上記ゲー
ト配線２６の上方まで延長されている。そして上開口つ
のＭｏＳトランジスタロないしｄの各ドレイン領域２７
付近には、第１図において縦方向に延長されたアルミニ
ューム層３４の幅広部３４Ａが設けられており、ドレイ
ン領域２７上に多結晶シリコン層３１が接触するように
形成されているＭｏＳトランジスタＣでは、多結晶シリ
コン層３１の上にこのアルミニューム層３４の幅広部３
４Ａが接触している。また、ドレイン領域２７上が絶縁
１ｉ１２９で覆われているＭｏＳトランジスタａ、ｂｌ
ｄではアルミニューム層３４の幅広部３４Ａと各ドレイ
ン領域２７とはそれぞれ絶縁１Ｉ２９で分離されている
。The MOS transistor b arranged on the right side in the cross-sectional view of FIG. On the other hand, the MQS transistor C disposed on the left side in the cross-sectional view of FIG. A polycrystalline silicon layer 31 that has been selectively removed and has impurities introduced therein to increase its conductivity is provided so as to be in contact with the surface of the drain region 27 . Further, a portion of this polycrystalline silicon layer 31 extends above the gate wiring 26. and each drain region 27 of the upper open MoS transistors ro to d.
A wide portion 34A of the aluminum layer 34 extending in the vertical direction in FIG. Now, the wide part 3 of this aluminum layer 34 is placed on the polycrystalline silicon layer 31.
4A is in contact. In addition, MoS transistors a and bl whose drain regions 27 are covered with insulators 1i129
d, the wide portion 34A of the aluminum layer 34 and each drain region 27 are separated from each other by an insulator 1I29.

上記アルミニューム層３４はデータ線となるものであり
、このアルミニューム層３４には上記メモリセル用ＭＯ
ＳトランジスタａないしｄのうちＭＯＳトランジスタＣ
のトレインｌｌ［２７のみが書き込みデータに基づき、
選択的に上記多結晶シリコン層３１を介して接続されて
いる。なお、第２図において２２は素子分離を行なうた
めのフィールド絶縁膜であり、３３′　は絶縁膜３２に
開口されたコンタクトホールである。The aluminum layer 34 serves as a data line, and the aluminum layer 34 has the MO for the memory cell.
MOS transistor C among S transistors a to d
The train ll [27 only is based on the written data,
They are selectively connected via the polycrystalline silicon layer 31. In FIG. 2, 22 is a field insulating film for element isolation, and 33' is a contact hole opened in the insulating film 32.

このような構成の記憶装置では、従来、一つの拡散層で
あったＭｏＳトランジスタのドレイン領域が個別に分離
されているところは異なっているが、基本的には点対称
点４０を中心にしてその四隅に斜め方向に四つのＭＯＳ
トランジスタを形成して半導体基板の面積利用率を高め
、メモリセルの集積度を向上させるようにしたところは
従来装置と同じである。しかも、各メモリセル用ＭＯＳ
トランジスタに対するデータの書き込みは、従来装置の
ようなイオン・インプラにより閾値電圧を異ならせる方
式ではなく、ドレイン領域２７をデータ線となるアルミ
ニューム層３４と接続する否かで行なうようにしている
。このため、従来の記憶装置が持つ欠点である、基板表
面の不純物温度が高くなることによるトランジスタの耐
圧特性の゛劣化は発生せず、゛′１ルベル、“′０″レ
ベルのデータ書き込みも明確に行なうことができる。In a memory device having such a configuration, the drain region of the MoS transistor, which is conventionally a single diffusion layer, is different from the conventional one in that it is separated into individual regions. Four MOSs diagonally in the four corners
This device is the same as the conventional device in that transistors are formed to increase the area utilization rate of the semiconductor substrate and improve the degree of integration of memory cells. Moreover, MOS for each memory cell
Data is written into the transistor by connecting or not connecting the drain region 27 to the aluminum layer 34, which becomes the data line, rather than by changing the threshold voltage by ion implantation as in the conventional device. Therefore, there is no deterioration of the breakdown voltage characteristics of the transistor due to the high impurity temperature on the substrate surface, which is a drawback of conventional memory devices, and data writing at the ``'1 level'' and ``'0'' level is clearly possible. can be done.

また、ドレイン領域２７の表面に選択的に多結晶シリコ
ン層３１を接触させるように堆積形成する場合、ゲート
配線２６の側壁には絶縁膜３０が形成されているので、
この多結晶シリコン！！３１はゲート配線２６に対して
自己整合（セルフ・アライン）構造のいわゆるベリード
、コンタクトで形成することができる。さらに多結晶シ
リコン層３１とこの上に形成するアルミニューム層３４
との接続を行なう場合の位置合せはこれらの相対的な位
置で決定されるので、コンタクトホール３３を形成する
際に精密な位置合せは不要である。従って、位置合せの
際のずれを見込んだ余分な寸法は不要となり、メモリセ
ルのより高密度化を達成することができる。Furthermore, when the polycrystalline silicon layer 31 is selectively deposited in contact with the surface of the drain region 27, since the insulating film 30 is formed on the side wall of the gate wiring 26,
This polycrystalline silicon! ! 31 can be formed with a so-called buried contact having a self-aligned structure with respect to the gate wiring 26. Further, a polycrystalline silicon layer 31 and an aluminum layer 34 formed thereon.
Since alignment when making a connection with the contact hole 33 is determined by these relative positions, precise alignment is not required when forming the contact hole 33. Therefore, there is no need for extra dimensions to account for misalignment during alignment, and higher density memory cells can be achieved.

次に上記のような構成の記憶装置の製造方法を、第３ａ
図ないし第３Ｑ図の工程断面図を参照して順次説明する
。なお、この断面図は前記第１図中の２個のＭＯＳトラ
ンジスタｃ、ｂの部分に対応しており、このＭＯＳトラ
ンジスタは上記の場合と同様にＮチャネルのものが使用
されている。Next, a method for manufacturing a storage device having the above configuration is described in Section 3a.
The process will be explained sequentially with reference to process cross-sectional views shown in FIGS. Note that this sectional view corresponds to the two MOS transistors c and b in FIG. 1, and these MOS transistors are N-channel ones as in the above case.

まず、第３ａ図に示すように、Ｐ型のシリコン半導体基
板２１に選択酸化を施してフィールド絶縁ＩｇＩ２２を
形成し、素子分離を行なう。次に熱酸化法等により基板
２１の露出面にゲート絶縁膜２３を形成する。ゲート絶
縁ｇｆｉ２３の形成後、その上に例えばＣＶＤ法（化学
的気相成長法）により、リン（Ｐ）を含有した多結晶シ
リコン層２４を４０００人ないし６０００人の厚みに堆
積形成する。ここで、この多結晶シリコン層２４は最初
、不純物がドープされていな状態で形成し、その後、不
純物をドープするようにしてもよい。First, as shown in FIG. 3a, a P-type silicon semiconductor substrate 21 is subjected to selective oxidation to form a field insulating IgI 22 to perform element isolation. Next, a gate insulating film 23 is formed on the exposed surface of the substrate 21 by a thermal oxidation method or the like. After forming the gate insulating gfi 23, a polycrystalline silicon layer 24 containing phosphorus (P) is deposited thereon to a thickness of 4,000 to 6,000 layers by, for example, CVD (chemical vapor deposition). Here, this polycrystalline silicon layer 24 may be formed in a state in which no impurity is doped at first, and then it may be doped with an impurity.

次に第３ｂ図に示すように、まず多結晶シリコン層を熱
酸化法により酸化するか、もしくはＣＶＤ法により、上
記多結晶シリコン２４上に４０００人程度０厚みの絶縁
膜２５を堆積形成する。引続き、上記ゲート絶縁膜２３
、多結晶シリコン層２４′および絶縁ｌｌ１２５からな
る三層構造をＰＥＰ（写真蝕刻技術）によりパターニン
グし、ざらにＲＩＥ（反応性イオン・エツチング）技術
によりエツチングを行なって、電極としての多結晶シリ
コン層２４の上下を絶縁膜ではさんだ三層構造のゲート
配線２６を形成する。その後、このゲート配線２６をイ
オン注入用のマスクとして用いて、Ｎ型の不純物、例え
ばリン（Ｐ）、ヒ素（ＡＳ＞等のイオン注入を行なって
基板２１の表面に浅いドレイン領域２７およびソース領
域２８を自己整合的に形成する。Next, as shown in FIG. 3b, first, the polycrystalline silicon layer is oxidized by a thermal oxidation method or by a CVD method, an insulating film 25 having a thickness of approximately 4,000 layers is deposited on the polycrystalline silicon 24. Subsequently, the gate insulating film 23
, the three-layer structure consisting of the polycrystalline silicon layer 24' and the insulating layer 125 is patterned by PEP (photo-etching), and roughly etched by RIE (reactive ion etching) to form the polycrystalline silicon layer as an electrode. A gate wiring 26 having a three-layer structure is formed in which the upper and lower sides of the gate wiring 24 are sandwiched between insulating films. Thereafter, using this gate wiring 26 as a mask for ion implantation, ions of N-type impurities such as phosphorus (P) and arsenic (AS) are implanted into the surface of the substrate 21 to form a shallow drain region 27 and a source region. 28 is formed in a self-aligned manner.

次に第３ｃｌに示すように、ＣＶ［）法により全面に５
０００人程度０厚みの低温酸化膜２９を堆積形成する。Next, as shown in the 3rd cl.
A low-temperature oxide film 29 having a thickness of about 0,000 is deposited.

次に第３ｄ図に示すように、上記低温酸化ｇ！２９に対
してＲＩＥを施し、一方・のデータ、例えばパ０”レベ
ルを書込む必要のあるＭＯＳトランジスタｂではドレイ
ン領域２７、ソース領域２８１１５よびゲート配線２６
上のすべてを覆うようにこの上記低温酸化膜２９を残し
、他方のデータすなわち“１゛′レベルを書込む必要の
あるＭＯＳトランジスタＣではドレイン領域２７付近の
みを選択的にエツチングし、その異方性エツチング作用
を利用してゲート配線２６の側壁のみに残してこれを絶
縁膜３０とする。Next, as shown in Figure 3d, the low temperature oxidation g! RIE is applied to the drain region 27, the source region 28115, and the gate wiring 26 in the MOS transistor b, in which it is necessary to write data on one side, for example, 0'' level.
The low-temperature oxide film 29 is left to cover the entire surface, and in the case of the other MOS transistor C, in which it is necessary to write data, that is, the "1" level, only the vicinity of the drain region 27 is selectively etched, and its anisotropy is etched. Utilizing the chemical etching effect, only the side walls of the gate wiring 26 are left as an insulating film 30.

この後、第３ｅ図に示すように、ＣＶＤ法により全面に
多結晶シリコン１ｉｉ３１を堆積形成する。Thereafter, as shown in FIG. 3e, polycrystalline silicon 1ii31 is deposited over the entire surface by CVD.

この後、第３ｆ図に示すように、上記多結晶シリコン＠
３１に対して例えば低温のリン拡散を行なって多結晶シ
リコン層３１の導電率を高めるとともに、この多結晶シ
リコン層３１から基板２１に対して不純物の注入を行な
って、上記ドレイン領域２７およびソース領域２８内に
深い拡散領域を形成する。After this, as shown in FIG. 3f, the polycrystalline silicon @
For example, low-temperature phosphorus diffusion is performed on the polycrystalline silicon layer 31 to increase the conductivity of the polycrystalline silicon layer 31, and impurities are implanted from the polycrystalline silicon layer 31 into the substrate 21, thereby forming the drain region 27 and the source region. A deep diffusion region is formed within 28.

この時点でドレイン領域２７およびソース領１ｉｉ！２
８はそれぞれ、前記第２図に示すような２段構造の状態
にされる。なお、この工程において、予めゲート配線２
Ｇの側壁に絶縁膜３０が形成されていない〜ｌＯｓトラ
ンジスタでは、上記のような２段構造のドレイン領域２
７およびソース領域２８は当然、形成されない。この後
、ＰＥＰにより上記多結晶シリコン層３１をバターニン
グして、上記各４箇所のＭｏＳトランジスタａないしｄ
のドレイン領域２７上を覆う形状にこの多結晶シリコン
層３１を残す。At this point, drain region 27 and source region 1ii! 2
8 are each put into a two-stage structure as shown in FIG. Note that in this step, the gate wiring 2
In the IOs transistor in which the insulating film 30 is not formed on the sidewall of the G, the drain region 2 of the two-stage structure as described above is
7 and source region 28 are naturally not formed. After that, the polycrystalline silicon layer 31 is patterned by PEP, and the MoS transistors a to d are placed in each of the four locations.
This polycrystalline silicon layer 31 is left in a shape that covers the drain region 27.

これにより、この多結晶シリコン層３１はＭＯＳトラン
ジスタＣのドレイン領域２７の表面を覆うようにされ、
かつ一部は４箇所のＭＯＳトランジスタａないしｄのゲ
ート配線２６の上方まで延長された状態にされる。Thereby, this polycrystalline silicon layer 31 covers the surface of the drain region 27 of the MOS transistor C,
In addition, a portion thereof is extended to above the gate wirings 26 of the four MOS transistors a to d.

次に第３ｇ図に示すように、ＣＶＤ法によって全面に１
ｏｏｏｏ人程度の厚みの低温酸化膜３２を堆積形成し、
ざらにＰＥＰ技術によりこの酸化ｌ１１３２に対して前
記多結晶シリコンＷＪ３１に通じるコンタクトホール３
３およびソース、領１４１２８に通じるコンタクトホー
ル３３′　を開口する。この後、全面にアルミニューム
層３４を真空蒸着法等により堆積形成し、これをＰＥＰ
技術によりバターニングして図示のように各トレイン領
域２７上付近に残して幅広部３４Ａを形成する。この後
は図示しない表面保護膜を被覆形成して完成する。Next, as shown in Figure 3g, the entire surface is coated with 1
Deposit and form a low-temperature oxide film 32 with the thickness of an oooo person,
Roughly using PEP technology, a contact hole 3 leading to the polycrystalline silicon WJ31 is formed for this oxidized l1132.
3 and a contact hole 33' communicating with the source region 14128 is opened. After this, an aluminum layer 34 is deposited on the entire surface by vacuum evaporation method, etc., and this is coated with PEP.
The wide portion 34A is formed by patterning using a technique such that wide portions 34A are left near the top of each train region 27 as shown. After this, a surface protective film (not shown) is formed to complete the process.

第４図はこの発明の他の実施例の記憶装置の構成を示す
断面図である。上記第２図の実施例装置では、例えば“
１″レベルのデータの書き込みを行なうＭＯＳトランジ
スタのドレイン領域２７と接する方のゲート配線２６の
側壁のみに絶縁ＷＡ３０を形成する場合について説明し
たが、これは第４図に示すように、書き込みデータに係
わらずにＭＯＳトランジスタの各ソース領域２８と接す
る方のゲート配５１２６の側壁にも絶縁膜３０を形成す
るようにし、この後、多結晶シリコン層３１からの不純
物注入により、基板２１の表面に前記のような２段構造
のソース領域２８を形成するようにしてもよい。FIG. 4 is a sectional view showing the structure of a storage device according to another embodiment of the present invention. In the embodiment device shown in FIG. 2 above, for example, “
The case where the insulation WA 30 is formed only on the side wall of the gate wiring 26 in contact with the drain region 27 of the MOS transistor to which 1'' level data is written has been described, but as shown in FIG. Regardless, the insulating film 30 is also formed on the side wall of the gate interconnection 5126 in contact with each source region 28 of the MOS transistor, and after this, impurity implantation from the polycrystalline silicon layer 31 is performed to form the above-mentioned on the surface of the substrate 21. The source region 28 may have a two-stage structure as shown in FIG.

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。例えば上記実施例ではメモリ
セル用ＭｏＳトランジスタのゲート配線２６を構成する
電極を多結晶シリコン層で構成する場合について説明し
たが、これはその他にテ“ 例えばモリｆ／（Ｍ　Ｏ）シリサイドのような高融点金
属のシリサイドもしくは高融点金属単体、あるいは高融
点金属と多結晶シリコン層との２ＦＭ膜等を用いるよう
にしてもよく、要するにこの層はてもよい。Note that this invention is not limited to the above embodiments, and various modifications are possible. For example, in the above embodiment, the case where the electrode constituting the gate wiring 26 of the MoS transistor for a memory cell is made of a polycrystalline silicon layer is explained. A silicide of a high melting point metal, a single high melting point metal, a 2FM film of a high melting point metal and a polycrystalline silicon layer, etc. may be used; in short, this layer may be used.

さらに上記実施例では、半導体基板がＰ型のものであり
、メモリセル用ＭＯＳトランジスタがＮチャネルの場合
について説明したが、これはＮ型半導体基板を用いて、
Ｐチャネルのメモリセル用ＭＯ８トランジスタを構成す
るようにしてもよい。Further, in the above embodiment, the semiconductor substrate is of P type and the memory cell MOS transistor is of N channel.
A P-channel MO8 transistor for memory cells may be configured.

［発明の効果］ 以上説明したようにこの発明によれば、それぞれのメモ
リセルに対して１′”レベル、′Ｏ″レベルの情報の書
き込みを明確に行なうことができかつメモリセルの特性
劣化を生じることなしにメモリセルの高密度化を図るこ
とができる読み出し専用半導体記憶装置およびその製造
方法を提供することができる。[Effects of the Invention] As explained above, according to the present invention, it is possible to clearly write information at the 1''' level and '0'' level to each memory cell, and to prevent deterioration of the characteristics of the memory cell. It is possible to provide a read-only semiconductor memory device and a method for manufacturing the same that can increase the density of memory cells without causing problems.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係る記憶装置の構成を示すパターン
平面図、第２図はその断面図、第３図はこの発明の方法
を製造工程順に示す断面図、第４図はこの発明の他の実
施例による記憶装置の断面図、第５図は従来装置のパタ
ーン平面図、第６図はその断面図である。 ２１・・・Ｐ型のシリコン半導体基板、２２・・・フィ
ールド絶縁膜、２３・・・ゲート絶縁膜、２４・・・多
結晶シリコン層、２５・・・絶縁膜、２６・・・ゲート
配線、２７・・・ドレイン領域、２８・・・ソース領域
、２９・・・低温酸化膜、３０・・・絶縁膜、３１・・
・多結晶シリコン層、３２・・・低温酸化膜、３３・・
・コンタクトホール、３４・・・アルミニューム層。 出願人代理人　弁理士　鈴江武彦 第　１　図 第２図 Ｎ　　　　　　　　　　　　　　　　　　　（Ｎヘ　　
　　　　　　　　　　　　　　　　　　　　　ヘ第３ｅ
図 第３ｆ図FIG. 1 is a pattern plan view showing the structure of a storage device according to the present invention, FIG. 2 is a cross-sectional view thereof, FIG. 3 is a cross-sectional view showing the method of the present invention in the order of manufacturing steps, and FIG. FIG. 5 is a pattern plan view of a conventional device, and FIG. 6 is a cross-sectional view thereof. 21... P-type silicon semiconductor substrate, 22... Field insulating film, 23... Gate insulating film, 24... Polycrystalline silicon layer, 25... Insulating film, 26... Gate wiring, 27... Drain region, 28... Source region, 29... Low temperature oxide film, 30... Insulating film, 31...
・Polycrystalline silicon layer, 32...Low temperature oxide film, 33...
- Contact hole, 34...aluminum layer. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2 N
f 3rd e
Figure 3f

Claims (2)

【特許請求の範囲】[Claims] （１）一方導電型半導体基体の表面上で互いに点対称な
四つの方向に配置される４箇所のメモリセル領域と、上
記４箇所の各メモリセル領域それぞれにおいて上記半導
体基体上で電極の上下を絶縁膜ではさむように形成され
る三層構造のゲート配線と、上記ゲート配線の両側の上
記半導体基体内に形成される他方導電型の第１、第２半
導体領域と、書き込み情報に応じて少なくとも上記ゲー
ト配線の上記第１半導体領域と接する方の側壁に選択的
に形成される第１絶縁層と、書き込み情報に応じて上記
第１半導体領域の表面を覆うように選択的に形成された
第２絶縁層と、上記４箇所のメモリセル領域のすべての
第１半導体領域付近を覆うように形成され、上記第２絶
縁層が形成されていない箇所では上記第１半導体領域の
表面と接触し一部が上記ゲート配線の上方まで延長する
ように配置された配線層とを具備したことを特徴とする
読み出し専用半導体記憶装置。(1) On the one hand, four memory cell regions are arranged in four points-symmetrical directions on the surface of a conductive type semiconductor substrate, and upper and lower electrodes are arranged on the semiconductor substrate in each of the four memory cell regions. A gate wiring having a three-layer structure formed to be sandwiched between insulating films, first and second semiconductor regions of the other conductivity type formed in the semiconductor substrate on both sides of the gate wiring, and at least one of the semiconductor regions of the other conductivity type formed in the semiconductor substrate on both sides of the gate wiring. a first insulating layer selectively formed on the side wall of the gate wiring in contact with the first semiconductor region; and a second insulating layer selectively formed to cover the surface of the first semiconductor region according to written information. It is formed so as to cover the insulating layer and the vicinity of all the first semiconductor regions in the four memory cell regions, and the portions where the second insulating layer is not formed are in contact with the surface of the first semiconductor region, and a portion thereof is formed. and a wiring layer arranged so as to extend above the gate wiring. （２）一方導電型の半導体基体の表面上で電極の上下を
絶縁膜ではさむようにゲート配線を形成する工程と、上
記ゲート配線をマスクとして他方導電型の不純物を導入
して、互いに離間した他方導電型の第１、第２半導体領
域を自己整合的に形成する工程と、全面に絶縁膜を堆積
し、異方性エッチング技術を用いてこの絶縁膜を選択に
除去することにより上記ゲート配線の少なくとも上記第
１半導体領域と接する方の側壁に第１絶縁層を残す工程
と、書き込み情報に応じて第２絶縁層を所定の第１半導
体領域の表面を覆うように選択的に残す工程と、全面に
配線層を堆積形成し、これをパターニングして上記４箇
所のメモリセル領域のすべての第１半導体領域付近上を
覆い一部が上記ゲート配線の上方まで延在するうように
形成し、上記第２絶縁層が形成されていない箇所では上
記第１半導体領域の表面と接触するように配線層を選択
的に残す工程とを具備したことを特徴とする読み出し専
用半導体記憶装置の製造方法。(2) A step of forming a gate wiring on the surface of a semiconductor substrate of one conductivity type so that the upper and lower sides of the electrode are sandwiched between insulating films, and using the gate wiring as a mask, introducing impurities of the other conductivity type and separating the other conductivity type from each other. The gate wiring is formed by forming first and second conductive type semiconductor regions in a self-aligned manner, depositing an insulating film over the entire surface, and selectively removing this insulating film using an anisotropic etching technique. a step of leaving a first insulating layer on at least the sidewall in contact with the first semiconductor region; a step of selectively leaving a second insulating layer so as to cover the surface of a predetermined first semiconductor region according to written information; Depositing a wiring layer over the entire surface and patterning it so as to cover the vicinity of all the first semiconductor regions in the four memory cell regions and partially extend above the gate wiring; A method for manufacturing a read-only semiconductor memory device, comprising the step of selectively leaving a wiring layer in contact with the surface of the first semiconductor region at locations where the second insulating layer is not formed.