JPS6240568A - Bus managing device - Google Patents

Abstract

PURPOSE:To execute a processing only during the time corresponding to the data processing quantity of each parallel processor, by giving successively an occupancy right to plural parallel processors through an occupancy transfer signal line connected annularly. CONSTITUTION:When the occupancy right is given to one of parallel processors PP1-PP6, the parallel processor concerned occupies a common bus 1 and a shared memory 2 and executes the data processing of the inside. When the data processing is ended, the parallel concerned sends out an occupancy transfer signal BTOUT whose contents are to abandon the occupancy right, to its adjacent parallel processor, and returns to a state that it has no occupancy right. On the other hand, the adjacent parallel processor which receives the occupancy transfer output signal BTOUT through occupancy transfer signal lines L1-L6 receives this signal as an occupancy transfer input signal BTIN, and it is changed to an operation mode for occupying the common bus 1 and the shared memory 2 to execute the data processing of the inside. Thereafter, in the same way, the occupancy right is transferred to the adjacent parallel processor one after another.

Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明はバス管理装置に関し、例えば画像処理装置に適
用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a bus management device, and is suitable for application to, for example, an image processing device.

Ｂ発明の概要 本発明は、複数の並列プロセッサに対して共有メモリを
順次占有させるように、共通バスについての占有権を管
理するバス管理装置において、各並列プロセッサは、共
通バスについての占有権をもったとき内部のデータ処理
を実行し、このデータ処理が終了したとき当該占有権を
次の並列プロセッサに移転して行くようにすることによ
り、簡易な構成によって高速度のデータ処理を実現し得
るようにする。B. Summary of the Invention The present invention provides a bus management device that manages exclusive rights to a common bus so that a plurality of parallel processors can sequentially occupy shared memory. By executing internal data processing when data processing is completed and transferring the exclusive right to the next parallel processor when this data processing is completed, high-speed data processing can be realized with a simple configuration. Do it like this.

Ｃ従来の技術 例えば、コンピュータグラフィックス等の画像処理装置
においては、オペレータによるパラメータの設定から表
示装置への画像の表示に至るまでの間に、複数のステッ
プでなる一連のデータ処理を実行するようになされてい
る。C. Prior Art For example, in an image processing device such as a computer graphics device, a series of data processing consisting of multiple steps is executed from the setting of parameters by an operator to the display of an image on a display device. is being done.

ところで各データ処理ステップを実行するための手段と
して、各処理ステップにおける固有のデータ処理を専用
に実行する複数のプロセッサを用いて処理する方法が有
効である。因に専用のプロセッサは、処理対象に合せて
、スルーブツトをできるだけ大きくするように構成でき
るので、複数の専用のプロセッサを組合せて画像処理シ
ステムを構築すれば、比較的簡易な構成によってデータ
を高速処理できると考えられるからである。By the way, as a means for executing each data processing step, it is effective to use a plurality of processors that exclusively execute specific data processing in each processing step. In fact, dedicated processors can be configured to have as large a throughput as possible depending on the processing target, so if you build an image processing system by combining multiple dedicated processors, you can process data at high speed with a relatively simple configuration. This is because it is considered possible.

このように複数のプロセッサを用いてデータの処理をし
ようとする場合、１つのステップを受は持つプロセッサ
において処理されたデータを次のステップを受は持つプ
ロセッサに渡して行くためには、第５図に示すように、
共有のメモリ装置ＣＭを用意し、この共有のメモリ装？
＆ＣＭを共通のバスＢＵＳを用いて複数のプロセッサＰ
１１、Ｐ２・・・・・・に結合する構成（以下このプロ
セッサを並列プロセッサと呼ぶ）が考えられる。In this way, when attempting to process data using multiple processors, in order to pass the data processed by the processor that handles one step to the processor that handles the next step, a fifth processor is required. As shown in the figure,
Prepare a shared memory device CM, and use this shared memory device?
&CM to multiple processors P using a common bus BUS
11, P2, . . . (hereinafter, this processor will be referred to as a parallel processor).

このようにしようとする場合、複数の並列プロセッサＰ
１、Ｐ２・・・・・・による共通バスＢＵＳの競合を回
避するために、一般に採用されている手法は、共通バス
ＢＵ、Ｓに対してバスアービタＢＡＢを設け、並列プロ
セッサＰ１、Ｐ２・・・・・・から複数のバス占有要求
が出されたとき、バスアービタＢＡＢがこれらの複数の
専有要求を調停して共通バスＢＵＳの占有についての許
可を順次各並列プロセッサＰ１、Ｐ２・・・・・・に出
すようにすることにより、バスＢＵＳの集中管理をする
方法が用いられている。その際に用いられる調停方法と
しては、優先順位方式、先着優先方式、タイマを用いた
時分割方式などが採用されている。If you try to do it like this, multiple parallel processors P
In order to avoid contention on the common bus BUS by the parallel processors P1, P2... When multiple bus occupancy requests are issued from..., the bus arbiter BAB arbitrates these multiple bus occupancy requests and grants permission for occupancy of the common bus BUS to each of the parallel processors P1, P2... A method is used in which the bus BUS is centrally managed by having the bus output to the same address. Arbitration methods used in this case include a priority system, a first-come, first-served system, and a time division system using a timer.

Ｄ発明が解決しようとする問題点 ところが、これらの調停方法はいずれの場合も、共通バ
スＢＵＳの管理のために、バスアービタＢＡＢを必要と
し、この分会体としての構成が複雑になることを避は得
ない。これに加えて、優先順位方式、先着優先方式は、
実際上共通バスを占有させる順位を決定するために、バ
スアービタＢＡＢと各プロセッサＰ１、Ｐ２・・・・・
・との間でデータのやりとりが多くなるので、アクセス
タイムが遅くなり、その結果共通バスＢＵＳの使用効率
が悪くなる問題がある。D Problems to be Solved by the Invention However, in any case, these arbitration methods require a bus arbiter BAB to manage the common bus BUS, and it is difficult to avoid a complicated configuration as a branch entity. I don't get it. In addition to this, the priority system and first-come-first-served system are
In order to determine the order in which the common bus is actually occupied, the bus arbiter BAB and each processor P1, P2...
・As more data is exchanged between the two terminals, the access time becomes slow, and as a result, there is a problem that the efficiency of using the common bus BUS deteriorates.

また、時分割方式は、各並列プロセッサＰｌ。Moreover, the time division method is used for each parallel processor Pl.

Ｐ２・・・・・・に与えられた共通バスＢＵＳの占有状
態を所定の時間が経過したとき強制的に解除するもので
あり、各並列プロセッサＰ１、Ｐ２−・・・・・がそれ
ぞれ必要とするデータ処理区間が長くなったり、短くな
ったりした場合、バス占有時間が不足したり、余ったり
する不都合がある。The occupancy state of the common bus BUS given to P2... is forcibly released when a predetermined period of time has elapsed, and each parallel processor P1, P2-... If the data processing period becomes longer or shorter, there is an inconvenience that the bus occupancy time becomes insufficient or surplus.

本発明は以上の点を考慮してなされたもので、複数の並
列プロセッサが共通バスを介して共有メモリを占有する
につき、全体として簡易な構成によって、占有時間に過
不足なく、しかも高速で、データ処理をなし得るように
したバス管理装置をｖ１案しようとするものである。The present invention has been made in consideration of the above points, and allows a plurality of parallel processors to occupy a shared memory via a common bus. This is a v1 version of a bus management device that can perform data processing.

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、複数の
並列プロセッサＰＰＩ〜ＰＰ６に対して共有メモリ２を
順次占有させるように、共通バス１についての占有権を
管理するバス管理装置において、複数の並列プロセッサ
ＰＰＩ〜ＰＰ６を順次占有移転信号ラインＬＬ−Ｌ６に
よって接続し、各並列プロセッサＰＰＩ〜ＰＰ６は、共
通バスｌについての占有権をもったときそれぞれ内部の
データ処理を実行し、当該データ処理が終了したとき占
有権を占有権移転信号ラインＬｌ−Ｌ６を介して隣りの
並列プロセッサに移転させるようにする。Means for Solving Problem E To solve this problem, in the present invention, the ownership rights for the common bus 1 are managed so that the shared memory 2 is sequentially occupied by a plurality of parallel processors PPI to PP6. In a bus management device, a plurality of parallel processors PPI to PP6 are sequentially connected by exclusive use transfer signal lines LL-L6, and each parallel processor PPI to PP6 performs internal data processing when it has exclusive rights to a common bus l. is executed, and when the data processing is completed, the exclusive right is transferred to the adjacent parallel processor via the exclusive right transfer signal line Ll-L6.

Ｆ作用 並列プロセッサＰＰＩ〜ＰＰ６０１つに占有権が与えら
れたとき、当該並列プロセッサは共通バス１、共有メモ
リ２を占有しながら内部のデータ処理を実行する。When one of the F-action parallel processors PPI to PP60 is given exclusive rights, that parallel processor executes internal data processing while occupying the common bus 1 and shared memory 2.

データ処理が終了すると、当該並列プロセッサは占有権
を放棄することを内容とする占有移転信号ＢＴｏａｔを
隣りの並列プロセッサに送出して、占有権をもたない状
態に戻る。When the data processing is completed, the parallel processor sends an ownership transfer signal BToat indicating that it is relinquishing the exclusive right to the adjacent parallel processor, and returns to a state in which it does not have the exclusive right.

これに対して占を移転出力信号Ｂ’ｒｏｕｙを占有移転
信号ラインＬ１〜Ｌ５を介して受けた隣りの並列プロセ
ッサは、この信号を占有移転入力信号ＢＴＩＮとして受
けて、共通バス１、共有メモリ２を占有して内部のデー
タ処理を実行する動作モードに換り変る。On the other hand, the adjacent parallel processors that have received the occupancy transfer output signal B'rouy via the occupancy transfer signal lines L1 to L5 receive this signal as the occupancy transfer input signal BTIN, and use the common bus 1 and the shared memory 2. The mode changes to an operation mode in which the internal data processing is executed by occupying the space.

かくして１つの並列プロセッサから隣りの並列プロセッ
サに占有権の移転がなされる。以下同様にして次々と隣
りの並列プロセッサに対して占有権が移転されて行き、
その結果共通バスｌ、共有メモリ２は複数の並列プロセ
ッサのうちの１つに占有されながら、順次各並列プロセ
ッサの内部のデータの処理に必要なデータの受は渡しを
実行して行く。In this way, ownership is transferred from one parallel processor to an adjacent parallel processor. In the same way, exclusive rights are transferred to adjacent parallel processors one after another.
As a result, while the common bus 1 and the shared memory 2 are occupied by one of the plurality of parallel processors, data necessary for processing internal data of each parallel processor is sequentially received and passed.

このようにして複数の並列プロセッサを順次占有移転信
号ラインＬ１〜Ｌ６によって環状に接続するだけの簡易
な構成によって、各並列プロセッサのデータ処理量に対
応した時間の間、過不足なく占有権を与えて行くように
し得、かくして全体として高速に、データ処理を実行し
得るバス管理装置を得ることができる。In this way, with a simple configuration in which a plurality of parallel processors are sequentially connected in a circular manner by the exclusive use transfer signal lines L1 to L6, exclusive rights can be given in just the right amount for a time corresponding to the data processing amount of each parallel processor. Thus, it is possible to obtain a bus management device that can perform data processing at high speed as a whole.

Ｇ実施例 以下図面について本発明を画像処理装置に適用した一実
施例として詳述する。第１図において、ＰＰｌ−ＰＰ６
は複数例えば６個の並列プロセッサで、各プロセッサＰ
Ｐｌ−ＰＰ６は共通バス１を介して共有メモリ２に接続
され、また各並列プロセッサＰＰ１〜ＰＰ６は相互間に
設けられた占有移転信号ラインＬ１〜Ｌ６によって順次
環状に接続されている。Embodiment G An embodiment in which the present invention is applied to an image processing apparatus will be described in detail with reference to the drawings. In FIG. 1, PPl-PP6
is a plurality of parallel processors, for example, six, and each processor P
Pl-PP6 are connected to a shared memory 2 via a common bus 1, and the parallel processors PP1 to PP6 are sequentially connected in a circular manner by occupancy transfer signal lines L1 to L6 provided between them.

各並列プロセッサＰＰｎ　（ｎ＝１，２・・・・・・６
）は、それぞれ第２図に示すように、フリップフロップ
回路構成の占有制御回路３を有し、そのリセット端子■
に接続されている占有移転信号ラインＬ（ｎ−１）の信
号レベルが論理ｒｌＪレベルから「０」レベルへ立下っ
たとき、その立下りを占有移転入力信号ＢＴＩＮ（第３
図（Ａ））として受けて出力端子Ｑから論理ｒＯＪレベ
ルの占有フラグ信号ＢＡＦ　（第３図（Ｃ））を送出す
る。Each parallel processor PPn (n=1, 2...6
) each has an occupancy control circuit 3 having a flip-flop circuit configuration, as shown in FIG.
When the signal level of the occupancy transfer signal line L(n-1) connected to the occupancy transfer input signal BTIN (third
3(A)), an occupancy flag signal BAF (FIG. 3(C)) of the logic rOJ level is sent from the output terminal Q.

占有制御回路３から送出された占有フラグ信号ＢＡＦは
、データ処理ユニット４、バッファ回路５及び占有移転
信号出力回路６に与えられ、データ処理ユニット４を制
御して共通バス１との間にデータを送受するための処理
ステップをスタート。The occupancy flag signal BAF sent from the occupancy control circuit 3 is given to the data processing unit 4, the buffer circuit 5, and the occupancy transfer signal output circuit 6, and controls the data processing unit 4 to transfer data between it and the common bus 1. Start processing steps for sending and receiving.

させると共に、バッファ回路５を制御して共通バス１を
介して共有メモリ２（第１図）からデータを内部に取り
込み、又は内部のデータを共通バス１を介して共有メモ
リ２に転送できる状態にセットする。At the same time, the buffer circuit 5 is controlled to be in a state where it can take in data from the shared memory 2 (FIG. 1) via the common bus 1 or transfer internal data to the shared memory 2 via the common bus 1. set.

このときデータ処理ユニット４は共通バス１を介して共
有メモリ２から転送されて来たデータをバッファ回路５
から内部に取り込んで所定のデータ処理をした後、当該
処理したデータをバッファ回路５を介し、さらに共通バ
ス１を介して共有メモリ２に送出する。At this time, the data processing unit 4 transfers the data transferred from the shared memory 2 via the common bus 1 to the buffer circuit 5.
After being taken into the internal memory and subjected to predetermined data processing, the processed data is sent to the shared memory 2 via the buffer circuit 5 and further via the common bus 1.

やがてデータ処理時間ＴＸが経過した時点において（第
３図（Ｃ））、データ処理ユニット４の内部のデータの
処理及び当該処理後のデータの転送が終了すると、デー
タ処理ユニット４は占有終了信号ＢＴＬ　（第３図（Ｂ
））を論理「１」レベルから論理「０」レベルに立ち下
げる。Eventually, when the data processing time TX has elapsed (FIG. 3(C)), when the processing of the data inside the data processing unit 4 and the transfer of the data after the processing are completed, the data processing unit 4 outputs the occupancy end signal BTL. (Figure 3 (B
)) from the logic "1" level to the logic "0" level.

この占有終了信号ＢＴＬは、占有制御回路３のセット入
力端子に与えられると共に、占有移転信号出力回路６に
与えられる。This occupancy end signal BTL is applied to the set input terminal of the occupancy control circuit 3 and also to the occupancy transfer signal output circuit 6.

占有移転信号出力回路６はオア回路で構成され、占有終
了信号ＢＴＬが論理「１」レベルから「０」レベルに立
下ったときこれに応じて論理「０」レベルに立下る占有
移転出力信号ＢＴｏｕｔ　　（第３図（Ｄ））を送出す
る。The occupancy transfer signal output circuit 6 is composed of an OR circuit, and when the occupancy end signal BTL falls from the logic ``1'' level to the ``0'' level, the occupancy transfer output signal BTout falls to the logic ``0'' level in response. (Fig. 3(D)).

これと共に、占有終了信号ＢＴＬの立下りによって占有
制御処理回路３がセットされ、その結果占有フラグ信号
ＢＡＦが論理「１」レベルに立上ることにより、占有移
転出力信号ＢＴｏｕｒを論理「０」レベルから論理ｒｌ
Ｊレベルに復帰させるようになされている。At the same time, the occupancy control processing circuit 3 is set by the fall of the occupancy end signal BTL, and as a result, the occupancy flag signal BAF rises to the logic "1" level, thereby changing the occupancy transfer output signal BTour from the logic "0" level. logic rl
It is designed to bring the player back to J level.

この占有移転出力信号ＢＴｏｔ＋ｔは、次段の並列プロ
セッサＰＰ　（ｎ＋１＞に占有移転入力信号ＢＴＩＮと
して出力され、論理ｒｌＪからｒＯＪへの立下りによっ
て次段の並列プロセッサＰＰ（ｎ＋１）の占有制御回路
３をリセット動作させる。その結果共通バス１の占有権
は当該並列プロセッサＰＰｎから次段の並列プロセッサ
ＰＰ（ｎ＋１）に移転されることになる。This occupancy transfer output signal BTot+t is output as an occupancy transfer input signal BTIN to the next-stage parallel processor PP (n+1), and by falling from logic rlJ to rOJ, the occupancy control circuit 3 of the next-stage parallel processor PP (n+1) As a result, ownership of the common bus 1 is transferred from the parallel processor PPn to the next stage parallel processor PP(n+1).

なお、並列プロセッサＰＰＩ〜ＰＰ６のデータ処理ユニ
ット４には、初期設定信号ラインＬＩＮから初期設定信
号が与えられ、画像処理装置の動作開始時に、並列プロ
セッサＰＰｌ−ＰＰ６のうちの１つの占有制御回路３だ
けがリセットされ、これにより当該並列プロセッサがス
タート時のバス占有権をもつようになされている。Note that the data processing units 4 of the parallel processors PPI to PP6 are given an initial setting signal from the initial setting signal line LIN, and when the image processing apparatus starts operating, the occupancy control circuit 3 of one of the parallel processors PP1 to PP6 is This causes the parallel processor to have bus occupancy at the time of startup.

以上の構成において、画像処理装置は動作開始時、初期
設定信号ラインＬＩＮを介して並列プロセッサＰＰＩ〜
ＰＰ６の１つが占有権をもつ状態に初期設定され、この
状態から占有移転信号ラインＬ１〜Ｌ６によって環状に
接続されている並列プロセッサＰＰｌ−ＰＰ６が、その
接続順序に従って、１つずつ占有権を移転して行（。か
くして各並列プロセッサｐｐｔ〜ＰＰ６は、占有権をも
っている間に第４図に示す処理手順に従って共通バス１
、共有メモリ２を占有しながらデータの処理を実行して
行く。In the above configuration, when the image processing device starts operating, the parallel processors PPI to
One of the PP6 is initialized to a state in which it has the exclusive right, and from this state, the parallel processors PPl-PP6 connected in a ring by the exclusive transfer signal lines L1 to L6 transfer the exclusive right one by one according to the connection order. (Thus, each of the parallel processors ppt to PP6 accesses the common bus 1 according to the processing procedure shown in FIG. 4 while having exclusive rights.
, and execute data processing while occupying the shared memory 2.

すなわち、金弟ｎ番目の並列プロセッサＰＰｎ（第２図
）に占有移転入力信号ＢＴ、Ｎが到来すると、当該並列
プロセッサＰＰｎのデータ処理ユニット４は、第４図の
ステップＳＰＩにおいて１回目のデータ処理プログラム
に人って次のステップＳＰ２の判断を実行する。That is, when the occupation transfer input signal BT,N arrives at the n-th parallel processor PPn (FIG. 2), the data processing unit 4 of the parallel processor PPn performs the first data processing in step SPI of FIG. The program executes the next step SP2.

このステップＳＰ２は、占有制御回路３から占有フラグ
信号ＢＡＦが発生したか否かの判断を−するステップで
、否定結果が得られている間データ処理ユニット４はス
テップＳＰ２に留まり、占有フラグ信号ＢＡＦが論理ｒ
ＯＪに立下るのを待ち受ける状態になる。このようにし
てデータ処理ユニット４は、当Ｓ亥ｎ番目の並列プロセ
ッサＰＰｎに共通バス１に対する占有権が発生するのを
待ち受ける状態になっている。This step SP2 is a step for determining whether or not the occupancy flag signal BAF is generated from the occupancy control circuit 3. While a negative result is obtained, the data processing unit 4 remains in step SP2, and the occupancy flag signal BAF is is the logic r
It is now in a state where it is waiting for the OJ to fall. In this way, the data processing unit 4 is in a state of waiting for the n-th parallel processor PPn to take possession of the common bus 1.

ここで占有制御回路３は、占有移転入力信号ＢＴＩＮが
論理ｒＯＪレベルに立下ったとき（第３図（Ａ））セッ
ト動作することにより、占有フラグ信号ＢＡＦを論理「
０」レベルに立ち下げる状態になる（第３図（Ｃ））。Here, the occupancy control circuit 3 sets the occupancy flag signal BAF to the logic level "rOJ" when the occupancy transfer input signal BTIN falls to the logic rOJ level (FIG. 3(A)).
0'' level (Fig. 3 (C)).

このときデータ処理ユニット４はステップＳＰ２におい
て肯定結果を得ることにより、当該並列プロセッサＰＰ
ｎが占有権をもったと判定して次のステップＳＰ３に移
りバッファ回路５を通じてバス１に対してデータを送受
すると共に、データの演算処理を実行する。At this time, by obtaining a positive result in step SP2, the data processing unit 4
It is determined that n has the exclusive right, and the process moves to the next step SP3, where data is sent and received to and from the bus 1 through the buffer circuit 5, and arithmetic processing of the data is executed.

データ処理ユニット４はデータの処理が開始すると、次
のステップＳＰ４に移ってデータ処理が終了したか否か
の判断をし、否定結果が得られたとき上述のステップＳ
Ｐ３に戻ってデータの処理動作を続ける。この状態はデ
ータ処理ユニット４がステップＳＰ４においてデータ処
理の終了を確認するまで続けられる。When the data processing unit 4 starts processing the data, the data processing unit 4 moves to the next step SP4 to determine whether or not the data processing has ended, and when a negative result is obtained, the step SP4 described above is performed.
Returning to P3, the data processing operation continues. This state continues until the data processing unit 4 confirms the end of data processing in step SP4.

やがてデータ処理ユニット４におけるデータの処理が終
了すると、データ処理ユニット４はステ’、／７”ＳＦ
３において肯定結果を得て次のステップｓｐ５に移り、
占有終了信号ＢＴＬを所定のパルス幅の間論理ｒＯＪレ
ベルに立下げる（第３図（Ｂ））。このことはデータ処
理ユニット４が、当該並列プロセッサの占有権を放棄し
たことを意味し、占有終了信号ＢＴＬの立下りによって
占有移転出力信号ＢＴＯＬＩＴの論理レベルを論理ｒＯ
Ｊに立下げる（第３図（Ｄ））。Eventually, when the data processing in the data processing unit 4 is completed, the data processing unit 4 returns to ST', /7"SF.
Obtain a positive result in step 3 and move on to the next step sp5,
The occupancy end signal BTL is lowered to the logic rOJ level for a predetermined pulse width (FIG. 3(B)). This means that the data processing unit 4 has given up the right to occupy the parallel processor, and the logic level of the occupation transfer output signal BTOLIT is changed to logic rO by the fall of the occupation end signal BTL.
J (Figure 3 (D)).

かくして当該並列プロセッサＰＰＮにおけるバス１の専
有権の割り当て、データ処理、専有権の解除についての
一連のステップが終了し、データ処理ユニット４は、ス
テップＳＰ６に移って当該プログラムを終了する。In this way, a series of steps regarding allocation of exclusive rights to bus 1, data processing, and release of exclusive rights in the parallel processor PPN are completed, and the data processing unit 4 moves to step SP6 and ends the program.

このとき占有制御回路３は、占有終了１３号ＢＴＬの立
下りによってセットされ、その出力端に得られる占有フ
ラグ信号ＢＡＦを論理Ｌレベルに復帰させる（第３図（
Ｃ））。これによりバッファ回路５は共通バスｌから切
り離され、第ｎ番目の並列プロセッサＰＰｎが全体とし
て占有権をもたない状態に復帰する。At this time, the occupancy control circuit 3 is set by the fall of occupancy end No. 13 BTL, and returns the occupancy flag signal BAF obtained at its output terminal to the logic L level (see FIG. 3).
C)). As a result, the buffer circuit 5 is disconnected from the common bus l, and the n-th parallel processor PPn returns to a state in which it does not have exclusive rights as a whole.

これに対して続く隣りの並列プロセッサＰＰ（ｎ＋１）
に対して、占有移転信号ラインＬＮを通じて占有移転出
力信号Ｂ　Ｔ、、アに基づく占有移転入力信号ＢＴ、Ｎ
が入力されることにより、当該隣りの第（ｎ＋１）番目
の並列プロセッサＰＰ（ｎ＋１）が占有権をもった動作
モードに切り換わる。The next parallel processor PP(n+1)
, the occupancy transfer input signals BT, N based on the occupancy transfer output signals BT, , A through the occupancy transfer signal line LN
By inputting , the adjacent (n+1)th parallel processor PP(n+1) switches to an operation mode in which it has exclusive rights.

従って上述の実施例によれば、各並列プロセッサＰＰｌ
−ＰＰ６が順次共通バスｌに対する占有権を取得して行
き、占有権を取得したとき、データを処理するのに必要
な時間の間、当該占有権をもった状態を維持する。そし
てやがてデータの処理が終了すると、占有権を放棄して
次の並列プロセッサに対して占有権を移転して行く。Therefore, according to the embodiment described above, each parallel processor PPl
- The PP6 sequentially acquires the exclusive right to the common bus l, and when it acquires the exclusive right, maintains the state with the exclusive right for the time necessary to process the data. Then, when the data processing is completed, the exclusive right is abandoned and transferred to the next parallel processor.

かくして従来の場合のように、複数の並列プロセッサに
対して共通なバスについて管理専用のアービタを特設す
る必要がなく、しかも占有権の移転を順次隣りの並列プ
ロセッサに移転して行くだけの簡易な構成によって実用
上十分な調停機能を実現し得るバス管理装置を得ること
ができる。In this way, there is no need to specially install an arbiter dedicated to managing a common bus for multiple parallel processors, unlike in the conventional case, and it is possible to simply transfer ownership rights to adjacent parallel processors one after another. Depending on the configuration, it is possible to obtain a bus management device that can realize a practically sufficient arbitration function.

なお、上述においては、並列プロセッサＰＰＩ〜ＰＰ６
まで占有権が移転すると再び並列プロセッサＰＰｌに占
有権が戻るように、複数の並列プロセッサＰＰｌ−ＰＰ
６を占有移転信号ラインＬ１〜Ｌ６によって環状に接続
した場合について述べたが、これに代え、並列プロセッ
サＰＰ６と並列プロセッサＰＰｌとを占有移転信号ライ
ンＬ６によって接続しないようにし、その結果並列プロ
セッサＰＰＩ〜ＰＰ６まで占有権が移転すると一旦占有
権が消滅して全体として一連のデータ処理工程を終了さ
せる。このようにしても、第１図について述べたと同様
の効果を得ることができる。In addition, in the above, parallel processors PPI to PP6
When the exclusive right is transferred to the parallel processor PPl, the exclusive right returns to the parallel processor PPl.
6 are connected in a ring by the occupation transfer signal lines L1 to L6, but instead of this, the parallel processors PP6 and parallel processors PPl are not connected by the occupation transfer signal lines L6, and as a result, the parallel processors PPI to When the exclusive right is transferred to PP6, the exclusive right is once extinguished and the series of data processing steps is completed as a whole. Even in this case, the same effect as described with reference to FIG. 1 can be obtained.

Ｈ発明の効果 以上のように本発明によれば占有権を与えら−れた１つ
の並列プロセッサが共通バスを用いて所定のデータ処理
を実行し終ったとき、隣接する他の並列プロセッサに占
有権を移転して行くようにしたので、共有メモリへのア
クセスを簡易な構成によって、高速にデータ処理を実行
し得るバス管理装置を得ることができる。Effects of the Invention As described above, according to the present invention, when one parallel processor that has been given exclusive right finishes executing predetermined data processing using a common bus, the exclusive right is given to another adjacent parallel processor. Since the right is transferred, it is possible to obtain a bus management device that can perform data processing at high speed with a simple configuration for accessing the shared memory.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるハス管理装置の一実施例を示すブ
ロック図、第２図は並列プロセッサの詳細構成を示すブ
ロック図、第３図はバス管理装置の各部の信号を示す信
号波形図、第４図はデータ処理ユニットの動作を示すフ
ローチャート、第５図は従来のバス管理装置を示すブロ
ック図である。 ＰＰＩ〜ＰＰ６・・・・・・並列プロセッサ、■・・・
・・・共通バス、２・・・・・・共有メモリ、３・・・
・・・占有制御回路、４・・・・・・データ処理ユニッ
ト、５・・・・・・バッファ回路。FIG. 1 is a block diagram showing an embodiment of the bus management device according to the present invention, FIG. 2 is a block diagram showing the detailed configuration of a parallel processor, and FIG. 3 is a signal waveform diagram showing signals of each part of the bus management device. FIG. 4 is a flowchart showing the operation of the data processing unit, and FIG. 5 is a block diagram showing a conventional bus management device. PPI to PP6... Parallel processor, ■...
...Common bus, 2...Shared memory, 3...
... Occupancy control circuit, 4 ... Data processing unit, 5 ... Buffer circuit.

Claims (1)

【特許請求の範囲】 複数の並列プロセッサに対して共有メモリを順次占有さ
せるように、共通バスについての占有権を管理するバス
管理装置において、 上記複数の並列プロセッサを順次占有移転信号ラインに
よつて接続し、 上記各並列プロセッサは、上記共通バスについての占有
権をもつたときそれぞれ内部のデータ処理を実行し、当
該データ処理が終了したとき上記占有権を上記占有移転
信号ラインを介して隣りの並列プロセッサに移転させる ことを特徴とするバス管理装置。[Scope of Claims] A bus management device that manages exclusive rights to a common bus so that shared memory is sequentially occupied by a plurality of parallel processors, wherein the plurality of parallel processors are sequentially controlled by an occupation transfer signal line. When each of the parallel processors has the exclusive right to the common bus, it executes its own internal data processing, and when the data processing is completed, the parallel processor transfers the exclusive right to the adjacent bus via the exclusive transfer signal line. A bus management device characterized by being transferred to parallel processors.