JPS6240553A - バツフアメモリブロツク先取り方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は主メモリ装置の一部のデータを保持してバッフ
ァメモリを制御するメモリ制御装置に関し、特にそのブ
ロックデータ先取り方式に関する。

（従来の技術） 主メモリ装置のデータの一部を保持し、主メモリ装置に
比較して高速動作を行うバッファメモリは、みかけ上の
メモリ性能を大きく向上させることが可能なために多く
の装置で採用されている。

このみかけ上のメモリ性能をより向上させるためには、
バッファメモリ上に必要とするデータが存在する確率（
バッファメモリヒツト率と呼ぶ）を高くする必要がある
。このためにはバッファメモリ容量を増加させればよい
が、これにはノ・−ドウエア量の増大、ならびにバッフ
ァメモリの速度低下という問題がある。

バッファ容量を増加させずにバッファメモリヒツト率を
上げる方法として、従来からブロックデータの先取りが
公知である。ここで、ブロックとはバッファメモリ上に
登録するデータの単位である。ブロックの先取りとは、
成るブロックにアクセスがあったとき、次のアドレスの
ブロックをあらかじめ主メモリ装置から先取りしておく
処理方式である。これはプログラムの性質として成るア
クセスが発生したとき、近い時間にそのアドレス近傍の
データがアクセスされる確率が高いことを利用し、アク
セスされる前にバッファメモリ上に先取りしておくこと
によりバッファメモリヒツト率を向上させようとするも
のである。

（発明が解決しようとする問題点） しかしながら、上述した従来のブロックデータの先取り
には次のような問題がある。主メモリ装置からバッファ
メモリ上に新たにブロックデータを登録する際には、バ
ッファメモリのディレクトリへの登録、バッファメモリ
上の置換場所の決定、ならびにブロックデータのバッフ
ァメモリへの書込み処理が必要になるが、このために他
のバッファメモリアクセス処理が妨げられて遅らされる
という欠点がある。また、主メモリ装置にもブロックデ
ータの読出しの負荷がかかシ、他のアクセスの妨げとな
る。先取りされたブロックデータが後続アクセスによっ
て大部分使用されるならば、あまり損失がなく、バッフ
ァメモリのヒツト率向上による効果は大きいが、後続ア
クセスで使用される率が低いと、かえって性能上の損失
を招きかねないことになるという欠点がある。

本発明の目的は、ブロックデータ先取りの効果を上げる
ため、先取りされたデータの後続アクセスでの使用率を
向上させ、ブロックデータ先取り処理が後続のバッファ
メモリアクセス処理を妨げることが少ない環境で上記先
取りを行うことによって上記欠点を除去し、高いバッフ
ァメモリへの読出し／ｉＦ込みアクセス頻度のもとでも
ブロックデータの先取り処理による後続バッファメモリ
アクセス処理への影響を避けることができるように構成
したバッファメモリブロック先取り方式を提供すること
にある。

（問題点を解決するための手段） 本発明によるバッファメモリブロック先取）方式は１台
以上の演算制御装置と、１台以上の入出力制御装置と、
１台以上の主メモリ装置と、演算制御装置および入出力
制御装置からのメモＩＪ　リクエストを受けて主メモリ
装置へのメモリアクセスを仲介するためのメモリ制御装
置とを含む情報処理システムにおけるものであって、メ
モリ制御装置はバッファメモリと、複数のリクエストレ
ジスタと、第１および第２の索引先取り手段とを具備し
て構成したものである。

バッファメモリは、主メモリ装置のデータの一部分の写
しを保持するためのものである。

複数のリクエストレジスタは、それぞれ演算制御装置お
よび入出力制御装置からメモリ制御装置へ送出され、加
算方向のバッファメモリブロックデータの先取りを指示
するビットおよび減算方向のバッファメモリブロックデ
ータの先取りを指示するビットを設けたメモリリクエス
トを格納するためのものである。

第１の索引先取シ手段はメモリリクエスト処理に際し、
対象データがバッファメモリ上に存在しないか、または
存在してもメモリリクエストが先取りされたバッファメ
モリブロックに対する初めてのアクセスであるとき、メ
モリリクエストのリクエスト情報で加算方向のバッファ
メモリブロックデータの先取υが指示されているならば
リクエストアドレスの加算方向である次のバッファメモ
リブロックのバッファメモリ登録の有無を索引し、索引
結果が無であるときに次のバッファメモリブロックのバ
ッファメモリ上への先取漫を行うためのものである。

第２の索引先取９手段は、メモリリクエストのリクエス
ト情報で減算方向のバッファメモリブロックの先取りが
指示されているならばリクエストアドレスの減算方向で
ある一つ前のバッファメモリブロックのバッファメモリ
への登録の有無を索引し、索引結果が無であるときに一
つ前のバッファメモリブロックのバッファメモリ上への
先取りをするためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は本発明によるバッファメモリブロック先取り方
式を実現する一実施例を示すブロック図であり、第２図
は第１図のバッファメモリブイレフ）　ＩＪの内部の情
報形式例を示す説明図である。

第１図において、１０１．１０２けそれぞれリクエスト
受付は回路、１１は第１のリクエストレジスタ、１２は
第２のリクエストレジスタ、１３ＦＪｔ、ｉ３のリクエ
ストレジスタ、１４は主メモリアクセスレジスタ、１５
は書込みデータレジスタ、１６け読出しデータレジスタ
、１Ｔけバッファメモリディレクトリ、１８はバッファ
メモリ、１９１〜１９３は先取り指示ビット、２０は加
算カウンタ、２１け減算カウンタ、２２はディレクトリ
レジスタである。

第１図において、メモリ制御装置３は演算制御装置１、
あるいは入出力制御装置２からのメモリリクエストおよ
びそのリフニス）ｆｆｌ類、リクエストアドレス、なら
びに書込みデータのようなリクエスト情報を信号線５０
１．５０２から受取り、主メモリ装置４へのメモリアク
セス処理を行う。

本発明の適用されるメモリ制御装置３にはバッファメモ
ＩＪ　１　Ｂが備えられている。大形の情報処理システ
ムの高速比は半導体素子技術の進歩とともに進展してい
るが、演算制御装置１や入出力制御装置２の処理速度の
向上に対して主メモリ装置４のメモリ素子の処理速度は
相対的に改善されていない。このため、演算制御装置１
の内部のみでなく、メモリ制御装置３の内部にも演算制
御装置１より処理速度は遅いが容量の大きいバッファメ
モリ１８を設け、みかけ上のメモリアクセス性能が向上
されている。

次に、メモリ制御装置３の内部の動作を説明する。

演算制御装置１や入出力制御装置２から信号線５０１．
５０２を介して送出されたリクエスト情報は、リクエス
ト受付は回路１０１．１０２に受付けられる。リクエス
ト受付は回路１０１．１０２は第１図の例に限らず、演
算制御装置１や入出力制御装置２が複数台置かれている
ときには、それに伴ってリクエスト受付は回路１０２の
台数けさらに増加する。リクエスト受付は回路１０１．
１０２によって受付けられたリクエスト群のなかから一
つのリクエストが選択され、そのリクエスト情報が第１
のリクエストレジスタ１１に入れられる。

本実施例では、演算制御装置１や入出力制御装置２から
信号線５０１．５０２を介して送出されたリクエスト情
報には、ブロックデータ先取り指示情報が含まれている
が、これは加算方向先取り指示ビットと減算方向先取り
指示ビットより成る。

これらの情報も第１のリクエストレジスタ１１に先取シ
指示ビット１９として入れられる。これによって、第１
のリクエストレジスタ１１ではバッファメモリディレク
トリ１７の索引が行われる。

バッファメモリディレクトリ１Ｔにはバッファメモリ１
Ｂで保持される主メモリ装置データのアドレス情報が登
録されており、これを索引することにより所要データの
バッファメモリ１Ｂ上でのデータの有無（バッファメモ
リヒツトおよヒバツクアメモリミスヒツトと呼ぶ）、な
らびにデータがバッファメモリ１Ｂ上に存在するときの
存在場所の情報がディレクトリレジスタ２２に得られる
。

バッファメモリミスヒツト時には、主メモリ装置４に対
して第２のリクエストレジスタ１２を介して主メモリア
クセスレジスタ１４からブロックデータ読出し要求が送
出される。主メモリ装置４から信号線５２を介して読出
されたブロックデーターは書込みデータレジスタ１５を
介シテバッファメモリ１８に書込まれ、さらに所要のデ
ータが読出しデータレジスタ１６を介してメモリリクエ
ストを送出した装置へ返される。

一方、リクエストにより処理を並行して行い、バッファ
メモリミスヒツトを発生した場合には、リクエスト情報
は第２のリクエストレジスタ１２、ならびに第３のリク
エストレジスタ１３を介して再び第１のリクエストレジ
スタ１１に送出され、以後の同一ブロックへのメモリリ
クエストではバッファメモリヒツトとなるように、バッ
ファメモリディレクトリ１７へのブロックアドレス登録
が行われる。

第２図はバッファメモリディレクトリ１７の内容の一形
式を示すが、バッファメモリディレクトリ１Ｔの各エン
トリはｖ、ｐ、ならびにアドレスの情報を含み、バッフ
ァメモリディレクトリ１７は多数のエントリよυ構成さ
れる。各エントリがバッファメモリ１Ｂの各ブロックに
対応し、Ｖビットはバッファメモリブロックデータの有
効性を示し、アドレスはそのブロックデータの主メモリ
装置アドレス情報を示す。Ｐビットはブロックデータ先
取りのために付加されたビットで、Ｐビットがオンのと
きに上記のブロックは先取りされたブロックで、未だメ
モリリクエストによってアクセスされたことがない状態
であることが示されている。ストアイン（５ｔｏｒｅ−
ｉｎ）方式のバッファメモリディレクトリ１７では、さ
らに修飾ビットＭもあ・る。演算制御装置１からのメモ
リリクエストでバッファメモリミスヒツトが発生し、前
述のようなバッファメモリディレクトリ１７への登録を
行うときにはＰビットはオフ状態として登録される。

ブロックデータの先取りを行う本実施例では、バッファ
メモリミスヒツト処理時、さらに以下の動作が行われる
。

第１のリクエストレジスタ１１でバッファメモリディレ
クトリ１７への登録を行つ大径、リクエスト情報の先取
シ指示ビット１９が加算方向先取り指示、または減算方
向先取り指示を示しているときに′は、リクエスト情報
は再び第２のリクエストレジスタ１２、ならびに第３の
リクエストレジスタ１３を介して、第１のリクエストレ
ジスタ１１に戻される。

このとき、第２のリクエストレジスタ１２から第３のリ
クエストレジスタ１３へのブロックの移行の際、リクエ
ストアドレスの加減カウントが行われる。

先取り指示ビット１９が加算方向先取り指示のときＫは
、リクエストアドレスが次のブロックを示すように加算
カウンタ２０で加算カウントが行われ、先取り指示ビッ
ト１９が減算方向先取り指示のときにはリクエストアド
レスが一つ前のブロックを示すように減算カウンタ２１
で減算カウンタされる。第１のリクエストレジスタ１１
では、再びバッファメモリディレクトリ１Ｔの索引が行
われる。バッファメモリヒツトであるとそこで処理は終
了するが、ミスヒツトであると前述のような主メモリ装
置４へのブロックデータの読出し要求、およびバッファ
メモリ１８への登録が行われる。ここで、バッファメモ
リディレクトリ１ＴへはＰビットがオンにされて登録さ
れる。つまり、このブロックは先取りされたブロックで
あって、かつ、未だ夾際のメモリリクエストではアクセ
ス・されていないブロックであることが示される。

以上は、演算制御装置１ま六は入出力制御装置２からの
メモリリクエストがバッファメモリミスヒツトとなった
ときの処理であるが、次にバッファメモリヒツトとなっ
たときの処理を説明する。

第１のリクエストレジスタ１１でバッファメモリディレ
クトリ１７の索引がまず行われるが、リクエストが読出
し要求のときには、第２のリクエストレジスタ１２を介
して送出されたアドレスおよびディレクトリレジスタ２
２の情報でバッファメモリ１８から所要データが読出さ
れ、読出しデータレジスタ１６を介してメモリリクエス
トを送出した装置へ返される。リクエストが書込み要求
であるときには、第２のリクエストレジスタ１２を介し
たアドレスおよびディレクトリレジスタ２２の情報で指
定されたバッファメモリ１Ｂに、書込みデータレジスタ
１５のデータが書込まれる。

ブロックデータ先取りを行う装置においては、バッファ
メモリディレクトリ１７の索引時にヒツトした工／トリ
のＰビットが調べられ、Ｐビットがオフであるとブロッ
クデータの先取りを行わない装置と同様な動作をするが
、Ｐビットがオンであると第２のリクエストレジスタ１
２、ならびに第３のリクエストレジスタ１３を介して再
びリクエスト情報を第１のリクエストレジスタ“１１に
戻し、バッファメモリディレクトリ１Ｔの対応するエン
）　ＩＪのＰビットオフ時の処理が行われる。

未だＰビットがオンであり、かつ、リクエスト情報の先
取シ指示ビット１９が加算方向先取シ指示、または減算
方向の先取シ指示を示しているときには、前述のバッフ
ァメモリミスヒツトのときと同様なブロックデータの先
取シ処理を行う。つまシ、加算ならびに減算方向の指示
に従ったリクエストアドレスの加算と減算とのカウント
が行われ、リクエストアドレスの次のブロック、または
一つ前のブロックのバッファメモリディレクトリ１７の
索引が行われる。索引の結果、バッファメモリ１８がミ
スヒツトであればブロックデータの先取りが行われ、新
しく先取りブロックがＰくットをオフにしてバッファメ
モリディレクトリ１１およびバッファメモリ１８に登録
される。

演算制御装［１からのリクエスト情報に含まれる先取シ
指示ビットの指示例としては、以下のような場合が考え
られる。命令語の読出し、あるいはアドレス加算方向の
長いオペランド長をもつオペランド読出しでは、アドレ
ス加算方向の先取りを指示して効果が予測される。一方
、減算方向のメモリからメモリへのデータ転送でのオペ
ランドアクセス時には、アドレス減算方向の先取りを指
示して効果が予測される。入出力制御装置２から先取シ
指示ビットを指定すれば、アドレス加算方向のデータ転
送では加算方向先取りが指示され、アドレス減算方向の
データ転送では減算方向の先取シ指示を行うことによシ
データオーバラ／の確率を減することができる。

（発明の効果） 以上説明したように本発明では、メモリ制御装置の内部
に設置されたバッファメモリの信号処理において、後続
メモリリクエストでアドレス加算方向のデータを使用す
る確率が高いときにはアドレス加算方向のブロックデー
タの先取りを行い、後続メモリリクエストでアドレス減
算方向のデータを使用する確率が高いときにはアドレス
減算方向のブロックデータの先取りを行うことにより、
先取りされたブロックデータの使用率を向上させること
ができ、メモリ制御装置の内部でブロックデータ先取υ
が演算制御装置の内部でバッファメモリヒツト処理の妨
げとはならないため、ブロックデータ先取りの効果を上
げることができ、さらにメモリ制御装置の内部ではバッ
ファメモリヒツト率を改善できるため処理性能を向上さ
せることができるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるバッツアメモリブロック先取シ
方式を実現する一実施例を示すブロック図である。 第２図は、第１図のバッファメモリディレクトリの内部
の情報形式例を示す説明図である。 １・・・演算制御装置 ２・・・入出力制御装置 ３・・・メモリ制御装置 ４・・・主メモリ装置 １０１．１０２・・・リクエスト受付は回路１１〜１３
・・・リクエストレジスタ １４・・・主メモリアクセスレジスタ １５書・・書込みデータレジスタ １６・・・読出しデータレジスタ １Ｔ・・・バッファメモリディレクトリ１Ｂ・・・パッ
クァメモリ １９１〜１９３・・・先取シ指示ビット２０・・・加算
カウンタ ２１・・・減算カウンタ

Claims (1)

【特許請求の範囲】
1. １台以上の演算制御装置と、１台以上の入出力制御装置
   と、１台以上の主メモリ装置と、前記演算制御装置およ
   び前記入出力制御装置からのメモリリクエストを受けて
   前記主メモリ装置へのメモリアクセスを仲介するための
   メモリ制御装置とを含む情報処理システムにおけるバッ
   ファメモリブロック先取り方式であつて、前記メモリ制
   御装置は前記主メモリ装置のデータの一部分の写しを保
   持するためのバッファメモリと、前記演算制御装置およ
   び前記入出力制御装置から前記メモリ制御装置へ送出さ
   れ、加算方向のバッファメモリブロックデータの先取り
   を指示するビットおよび減算方向のバッファメモリブロ
   ックデータの先取りを指示するビットを設けたメモリリ
   クエストを格納するための複数のリクエストレジスタと
   、メモリリクエスト処理に際し、対象データが前記バッ
   ファメモリ上に存在しないか、または存在しても前記メ
   モリリクエストが先取りされたバッファメモリブロック
   に対する初めてのアクセスであるとき、前記メモリリク
   エストのリクエスト情報で加算方向のバッファメモリブ
   ロックデータの先取りが指示されているならばリクエス
   トアドレスの加算方向である次のバッファメモリブロッ
   クのバッファメモリ登録の有無を索引し、索引結果が無
   であるときに前記次のバッファメモリブロックの前記バ
   ッファメモリ上への先取りを行うための第１の索引先取
   り手段と、前記メモリリクエストのリクエスト情報で減
   算方向のバッファメモリブロックの先取りが指示されて
   いるならばリクエストアドレスの減算方向である一つ前
   のバッファメモリブロックの前記バッファメモリへの登
   録の有無を索引し、索引結果が無であるときに前記一つ
   前のバッファメモリブロックの前記バッファメモリ上へ
   の先取りするための第２の索引先取り手段とを具備して
   構成したことを特徴とするバッファメモリブロック先取
   り方式。