JPS6239914A - Digital phase locked loop circuit - Google Patents
Digital phase locked loop circuitInfo
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- JPS6239914A JPS6239914A JP60179309A JP17930985A JPS6239914A JP S6239914 A JPS6239914 A JP S6239914A JP 60179309 A JP60179309 A JP 60179309A JP 17930985 A JP17930985 A JP 17930985A JP S6239914 A JPS6239914 A JP S6239914A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、移動無線通信システムなどに用いて好適なデ
ィジタル位相同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a digital phase synchronization circuit suitable for use in mobile radio communication systems and the like.
夫々が予じめ定められた異なる周波数の複数の送信信号
のうちのいずれか１つを受信して検出し、この受信信号
に周波数および位相同期した信号を送出する、いわゆる
トランスボンド方式は、移動無線通信システムにおける
回線監視によく用いられている。The so-called transbond method, in which one of a plurality of transmission signals each having a different predetermined frequency is received and detected, and a signal synchronized in frequency and phase with this reception signal is sent out is a mobile It is often used for line monitoring in wireless communication systems.
この回線監視においては、回線監視信号として、たとえ
ば、５９００ ｆ（ｚ、 ６０００ Ｈｚ、 ６１００
Ｈｚのような５種類の周波数の信号が用いられ、これら
のうちのいずれか１つが基地局から送信される。In this line monitoring, the line monitoring signal is, for example, 5900 f(z, 6000 Hz, 6100
Signals of five types of frequencies such as Hz are used, and any one of these is transmitted from the base station.
移動局は、基地局と通信状態に入る際、まず、受信周波
数を基地局の周波数に同調させ、それから回線監視信号
の受信、検出を行なう。受信された回線監視信号が上記
３種類の信号のうちのいずれであるかが判定されると、
この受信された回線監視信号に対し、一定の位相差をも
たせた信号全形成して基地局に送り送す。基地局では、
移動局から送信されたこの信号（以下、応答信号という
）を受信し、この応答信号と先に送出した回線監視信号
とが同一周波数で位相同期していることを検出し、移動
局との間で回線接続が正常に行なわれたことを確認する
。When a mobile station enters into communication with a base station, it first tunes its reception frequency to the frequency of the base station, and then receives and detects a line monitoring signal. When it is determined which of the above three types of signals the received line monitoring signal is,
In response to the received line monitoring signal, a complete signal with a certain phase difference is formed and sent to the base station. At the base station,
This signal sent from the mobile station (hereinafter referred to as a response signal) is received, and it is detected that this response signal and the previously sent line monitoring signal are in phase synchronization at the same frequency, and the communication between the mobile station and the mobile station is detected. Verify that the line connection was made correctly.
これによって移動局は基地局と通信状態となるが、この
通信状態においても、基地局は所定回間毎に回線監視信
号が送出され、この回線監視信号が移動局によってトラ
ンスボンドされて回線監視が常時性なわれる。As a result, the mobile station enters a communication state with the base station, but even in this communication state, the base station sends a line monitoring signal at predetermined intervals, and this line monitoring signal is transbonded by the mobile station to monitor the line. Continuity is naughty.
回線監視信号をトランスボンドするために、移動局には
、位相同期回路が設けられているが、ここで、従来の位
相同期回路の代表的な例全説明する。In order to transbond the line monitoring signal, a mobile station is provided with a phase synchronization circuit. Here, typical examples of the conventional phase synchronization circuit will be explained.
第６図はその一列を丞すブロック図であって、ｌａ、１
ｂ、ｌｃは共振回Ｍ、２ａ、２ｂ、２（！は整流回路、
５は加算回路である。FIG. 6 is a block diagram of one row of the lines, la, 1
b, lc are resonance circuits M, 2a, 2b, 2 (! is a rectifier circuit,
5 is an adder circuit.
同図において、受信信号Ａけ共振回路１ ａ、 Ｉ ｂ
。In the figure, the received signal A resonant circuit 1a, Ib
.
１ｃに供給される。これら共振回路１ａ、Ｉｂ。1c. These resonant circuits 1a, Ib.
１ｃは高いＱのタンク回路でおって、上記６種類の回線
監視信号の周波数をｆｌ、ｆ２．ｆ５とすると、共振回
路１ａ、ｌｂ、Ｉｃの共振周波数は、各々ｆ１．ｆ２．
ｆ、に設定されている。1c is a tank circuit with high Q, and the frequencies of the above six types of line monitoring signals are set to fl, f2, . f5, the resonant frequencies of the resonant circuits 1a, lb, and Ic are respectively f1. f2.
f, is set.
そこで、受信信号Ａがいずれかの回線監視信号とすると
、これは共振回路１ａ、ｌｂ、１ｃのいずれか１つ全通
過し、加算回路５からこの回線監視信号が応答信号Ｂと
して得られる。これとともに、整流回路２ａ、２ｂ、２
ｃのいずれか１つから出力信号が得られ、これにより、
回線監視信号が受信されたと判定される。この判定にも
とすいて移動局は送信モードに設定てれ、加算回路５か
ら出力される応答信号Ｂを基地局に送ｔＢする。Therefore, if the received signal A is one of the line monitoring signals, it completely passes through any one of the resonant circuits 1a, lb, and 1c, and the adding circuit 5 obtains this line monitoring signal as the response signal B. Along with this, rectifier circuits 2a, 2b, 2
An output signal is obtained from any one of c, thereby
It is determined that the line monitoring signal has been received. Before making this determination, the mobile station is set to the transmission mode and sends the response signal B output from the adder circuit 5 to the base station.
しかし、この位相同期回路では、共振回路１ａ。However, in this phase-locked circuit, the resonant circuit 1a.
ｌｂ、ｌｃは高いＱをもつ必要があることから、これら
を構成するコンデンサやコイルに高い精度が要求され、
しかも、位相の回転が大きくて安定度に問題があった。Since lb and lc need to have high Q, high precision is required for the capacitors and coils that make up these.
Furthermore, there was a problem with stability due to large phase rotation.
第４図は従来の位相同期回路の他のＰｉ示すブロック図
であって、４はＢＰＦ （バンドパスフィルタ）、５は
ＰＬＬ（フェーズロックループ）回路、６は位相比較器
、７はＬＰＦ （ローパスフィルタ）、８はＶＣＯ（電
圧制御型発振器）、９は周波数カウンタである。FIG. 4 is a block diagram showing another Pi of a conventional phase-locked circuit, in which 4 is a BPF (band-pass filter), 5 is a PLL (phase-locked loop) circuit, 6 is a phase comparator, and 7 is an LPF (low-pass filter). 8 is a VCO (voltage controlled oscillator), and 9 is a frequency counter.
この位相同期回路は、位相比較器６、ＬＰＦ７およびＶ
ＣＯ８からなるＰＬＩ、回路５を用いたものである。受
信信号ＡはＢＰＦ４に供給式れるが、ＢＰＦ４は低いＱ
の共振回路であって、上記５種類の回線監視信号を含む
通過帯域を有しており、受信信号Ａがいずれかの回線監
視信号であるときには、このＢＰＦ４ｔ−通過する。Ｂ
ＰＦＡを通過した回線監視信号はＰＬＬ回路５に供給さ
れる。This phase synchronized circuit includes a phase comparator 6, an LPF 7 and a V
This uses a PLI circuit 5 made of CO8. The received signal A is fed to BPF4, but BPF4 has a low Q.
It is a resonant circuit having a pass band including the above five types of line monitoring signals, and when the received signal A is any of the line monitoring signals, it passes through this BPF4t. B
The line monitoring signal that has passed through the PFA is supplied to the PLL circuit 5.
ＰＬＬ回路５のロックレンジは５９００Ｈｚ〜６１００
Ｈｚの周波数範囲をカバーするものであり、ＶＣＯ８け
ＢＰＦ’４の出力信号に周波数および位相同期して発振
する。ｖｃｏｓの出力信号は周波数カウンタ９に供給さ
れ、一定時間内の波数をカウントすることにより、ＶＣ
Ｏ８の出力信号の周波数ヲ表わすデータＣが出力される
。図示しない判定回路によって、このデータＣからいず
れかの回線監視信号が受信されたことが判定されると、
移動局は送信モードに設定され、ＶＣＯ８の出力信号が
応答信号Ｂとして基地局に送出される。The lock range of PLL circuit 5 is 5900Hz to 6100Hz
It covers a frequency range of Hz, and oscillates in frequency and phase synchronization with the output signal of the eight VCOs and the BPF'4. The output signal of vcos is supplied to a frequency counter 9, and by counting the number of waves within a certain period of time, the output signal of VC
Data C representing the frequency of the output signal of O8 is output. When a determination circuit (not shown) determines that any line monitoring signal has been received from this data C,
The mobile station is set to transmission mode, and the output signal of VCO 8 is sent as response signal B to the base station.
この位相同期回路では、高いＱの共振回路を必要としな
いが、ＶＣＯ８に温度ドリフトが生じ、やはり動作の安
定度に問題がある。Although this phase-locked circuit does not require a high-Q resonant circuit, temperature drift occurs in the VCO 8, which still poses a problem in operational stability.
以上のような問題点全解消するものとして、位相トラッ
キングを行なうディジタル方式のＰＬＬ回路を用いた位
相同期回路、すなわち、ディジタル位相同期回路が提案
されている（たとえば、特公昭５１−４５２５８号公報
）。In order to solve all of the above problems, a phase synchronized circuit using a digital PLL circuit that performs phase tracking, that is, a digital phase synchronized circuit has been proposed (for example, Japanese Patent Publication No. 51-45258). .
以下、これ全第３図によって説明するが、同図において
、１０はスライス回路、１１は位相比較器、１２けＵ／
Ｄ（アップダウン）カウンタ、１５は符号変換器、１４
は可変分周器、１５は基準パルス発生器、１６けロック
検出器であり、第４図に対応する部分には同一符号をつ
けている。This will all be explained below with reference to FIG. 3, in which 10 is a slice circuit, 11 is a phase comparator, and 12-digit U/
D (up/down) counter, 15 code converter, 14
1 is a variable frequency divider, 15 is a reference pulse generator, and 16-digit lock detector, and parts corresponding to those in FIG. 4 are given the same reference numerals.
第３図において、位相比較器１ｔ、Ｕ／Ｄカウンタ１２
．符号変換器１５．可変分周器１４および基準パルス発
生器１５はディジタルＰＬＬ回路を構成しており、これ
ら構成回路全第４商に示したアナログのＰＬＬ回路５の
構成回路に対応ちせると、第３図の位相比較器１１は第
４図の位相比較器６に対応し、以下、Ｕ／Ｄカウンタ１
２けＬＰＦ７に、符号変換器１３と可変分周器１４と基
準パルス発生器１５とで構成式れる部分けｖＣＯ８に夫
々対応する。In FIG. 3, a phase comparator 1t, a U/D counter 12
．． Code converter 15. The variable frequency divider 14 and the reference pulse generator 15 constitute a digital PLL circuit, and if all these circuits correspond to the circuits of the analog PLL circuit 5 shown in the fourth quotient, the phase shown in FIG. The comparator 11 corresponds to the phase comparator 6 in FIG.
The two-digit LPF 7 corresponds to a partial key vCO8 composed of a code converter 13, a variable frequency divider 14, and a reference pulse generator 15, respectively.
ＢＰＦＪを通過した受信信号Ａはスライス回路でパルス
成形され、位相比較器１１とロック検１ｊ回路１６とに
供給される。位相比較器１１はスライス回路１０の出力
信号Ａ′と分周回路１４の出力信号りとを１サイクル毎
に位相比較し、信号Ａ′に対して信号りが遅れていると
きには遅れパルスφ７を、逆の場合には進みパルスφＰ
を出力する。また、両者の位相が一致しているときには
、いずれも出力しない。The received signal A that has passed through the BPFJ is pulse-shaped by a slice circuit and is supplied to a phase comparator 11 and a lock detector 1j circuit 16. The phase comparator 11 compares the phases of the output signal A' of the slice circuit 10 and the output signal of the frequency dividing circuit 14 every cycle, and when the signal is delayed with respect to the signal A', a delayed pulse φ7 is output. In the opposite case, advance pulse φP
Output. Moreover, when both phases match, neither is output.
Ｕ ／ Ｄカウンタ１２け、遅れパルスφｔが供給され
る毎にアップカウントし、進みパルスφＰが供給される
毎にダウンカウントするが、遅れパルスφｔを所定数ア
ップカウントすると遅れ信号ψｔを、また、進みパルス
φＰｋ所定数ダウンカウントすると、進み信号ψ、４発
生する。符号変換器１５は、可変分周器１４の分周比全
Ｕ／Ｄカウンタ１２から進み信号ψ、金受けるとＮ１と
し、遅れ信号ψｔを受けるとＮ２とし、いずれの信号も
受けないときはＮ３とする。ここで、Ｎ１ ＞ Ｎｓ
＞ Ｎ２である。すなわち、可変分周器１４の分周比は
Ｎ１゜Ｎ２． Ｎ３ のいずれかに設定される。The 12 U/D counter counts up each time the delayed pulse φt is supplied, and counts down each time the advanced pulse φP is supplied, but when the delayed pulse φt is counted up by a predetermined number, the delayed signal φt is When the advance pulse φPk is counted down by a predetermined number, an advance signal φ, 4 is generated. When the code converter 15 receives an advance signal ψ from the frequency division ratio total U/D counter 12 of the variable frequency divider 14, it is set as N1, when it receives a delay signal ψt, it is set as N2, and when it does not receive any signal, it is set as N3. . Here, N1 > Ns
>N2. That is, the frequency division ratio of the variable frequency divider 14 is N1°N2. Set to one of N3.
いま、基準パルス発生器１５からの基準パルスの周波数
をｆ、とすると、可変分周器１４の出力信号りの周波数
は次の６種類ｆ１＋ ｆ２． ｆ５のうちのいずれかで
おる。Now, if the frequency of the reference pulse from the reference pulse generator 15 is f, then the frequency of the output signal of the variable frequency divider 14 is divided into the following six types f1+f2. Either f5.
ｆ１＝ ｆｏ／Ｎ１＊ ｆ２＝ｆｏ／Ｎ２． ｆ
ｓ＝ｆｏ／Ｎｓこれらは、上記５種類の周波数の夫々に
なるように、すなわち、
ｆ１＝５９００Ｈｚ、 ｆ２＝６１００Ｈｚ、 ｆ
３＝６０００Ｈｚとなるように、夫々の分周比が設定さ
れるのである。これによって、信号にが回線監視信号で
あるときには、可変分周器１４の出力信号りの周波数は
この回線監視信号の周波数にロックすることになる。f1=fo/N1* f2=fo/N2. f
s=fo/Ns These are set to be each of the above five types of frequencies, namely, f1=5900Hz, f2=6100Hz, f
The respective frequency division ratios are set so that 3=6000Hz. As a result, when the signal is a line monitoring signal, the frequency of the output signal of the variable frequency divider 14 is locked to the frequency of the line monitoring signal.
ところが、かかる構成によると、信号Ａ′が入力されな
いときには、位相比較器１１から遅れパルスφｔも進み
パルスφＰも出力されないことになる。However, with this configuration, when the signal A' is not input, neither the delayed pulse φt nor the advanced pulse φP is output from the phase comparator 11.
このために、このときには、可変分周器１４の分周比は
Ｎ５に設定され、可変分周器１４の出力信号りの周波数
けｆ５となる。したがって、周波数カウンタ９からはこ
の周波数ちを表わすデータＣが出力され、回線監視信号
が受信されていないにもかかわらず、周波数ｆ６（＝６
０００Ｈｚ ）の回線監視信号が受信されているという
誤判定をなすことになる。基地局では、常に移動局から
の回線監視信号に対する応答信号を受は入れる態勢にあ
るために、移動局が回線監視信号を受信しないのに周波
数ｆ５の信号を出力すると、基地局はこの移動局が受信
状態にあると誤昭してしまうことになる。Therefore, at this time, the frequency division ratio of the variable frequency divider 14 is set to N5, and the frequency of the output signal of the variable frequency divider 14 becomes f5. Therefore, the frequency counter 9 outputs data C representing this frequency, and even though the line monitoring signal is not received, the frequency f6 (=6
This results in an erroneous determination that a line monitoring signal of 0.000 Hz) is being received. The base station is always ready to receive response signals to the line monitoring signal from the mobile station, so if the mobile station outputs a signal with frequency f5 even though it does not receive the line monitoring signal, the base station will If it is in the receiving state, it will be mistaken.
これは、信号Ａ′が回線監視信号以外であっても同様で
あって、可変分周器１４の出力信号りの周波数はｆ１ｆ
２ ｆ、のいずれかであり、誤判定を行なって移動局
は誤って送信モードとなる。This is true even if the signal A' is other than the line monitoring signal, and the frequency of the output signal of the variable frequency divider 14 is f1f.
2 f, and the mobile station makes an erroneous determination and erroneously enters the transmission mode.
ロック検出回路１６はこの誤動作全防止するために設け
られたものである。これはスライス回路１０の出力信号
Ａ′と可変分周器１４の出力信号との周波数関係を検出
し、両者が一致しているときにロック信号Ｅｆ出力する
ものである。いずれかの回線監視信号が受信されている
ときのみ、信号Ａ′の周波数に信号りの周波数がロック
（一致）しているから、このときのみロック検出器１６
はロック信号Ｅを出力する。したがって、データＣとロ
ック信号Ｅとで回線監視信号が受信されている、か否か
の判定がなされる。The lock detection circuit 16 is provided to completely prevent this malfunction. This detects the frequency relationship between the output signal A' of the slice circuit 10 and the output signal of the variable frequency divider 14, and outputs the lock signal Ef when the two match. Only when one of the line monitoring signals is being received, the frequency of the signal A' is locked (coinciding) with the frequency of the signal A', so only at this time is the lock detector 16
outputs a lock signal E. Therefore, it is determined based on the data C and the lock signal E whether or not the line monitoring signal is being received.
ところが、移動局が移動すると、フエージングなどの影
響によって受信電界強度が低下することがある。このた
めに、受信信号ＡのＳ／Ｎが低下し、ロック検出回路１
６の検出動作が不安定になり、信頼性の点で問題があっ
た。However, when the mobile station moves, the received electric field strength may decrease due to effects such as fading. For this reason, the S/N of the received signal A decreases, and the lock detection circuit 1
The detection operation of No. 6 became unstable, and there was a problem in terms of reliability.
本発明の目的は、かかる従来技術の欠点を除き、入力信
号の周波数判定を確実に行なうことができる高い信頼性
のディジタル位相同期回路を提供するにおる。An object of the present invention is to eliminate the drawbacks of the prior art and provide a highly reliable digital phase synchronization circuit that can reliably determine the frequency of an input signal.
この目的を達成するために、本発明は、基準パルスを分
周する可変分周器の出力信号と入力信号との間の位相遅
れ、位相進みを検出する毎に、検出結果に応じて、アッ
プダウンカウンタをアップカウントあるいはダウンカウ
ントせしめ、該可変分周器の分局比を、該アップダウン
カウンタのカウント値が予じめ設定された第１の値にあ
るときにＮ、に、該カウント値が予じめ設定された第２
の牌にあるときにＮ２に、該カウント値が該第１．第２
の値の間の値におるときにＮ３にして異ならせ、該可変
分周器の分周比がＮ１Ｎ２あるいはＮ３のみにおるとき
の該可変分周器の出力信号の周波数を前記入力信号の周
波数と異ならせるとともに、該可変分周器の出力信号と
前記入力信号との前記位相関係に応じた前記アップダウ
ンカウンタのカウント値によって該可変分周器の分周比
ｋＮ１Ｎ２Ｎ５間で変化させることにより、該可変分周
器の出力信号を前記入力信号に周波数ロックするように
した点に特徴がある。In order to achieve this objective, the present invention detects a phase lag or phase lead between the output signal and the input signal of a variable frequency divider that divides the reference pulse. A down counter is caused to count up or down, and the division ratio of the variable frequency divider is set to N when the count value of the up/down counter is at a preset first value. Preset second
When the count value is on the first tile, the count value is stored in N2. Second
When the frequency division ratio of the variable frequency divider is between N1 and N2 or only N3, the frequency of the output signal of the variable frequency divider is set to the frequency of the input signal. and by changing the frequency division ratio of the variable frequency divider between kN1N2N5 according to the count value of the up/down counter according to the phase relationship between the output signal of the variable frequency divider and the input signal, The present invention is characterized in that the output signal of the variable frequency divider is frequency-locked to the input signal.
以下、本発明の実施Ｂ’ｌｌ を図面によって説明する
。Hereinafter, implementation B'll of the present invention will be explained with reference to the drawings.
第１図は本発明によるディジタル位相同期回路の一実施
ＦＩＪ ’ｉｋ示すブロック図であって、１７．１８は
データ保持器、１９〜２１はアンドゲート、２２はノア
回路、２５．２４はオア回路、２５はデコーダ、２６は
可変分周器であり、第３図に対応する部分には同一符号
をつけて重複する説明を省略する。FIG. 1 is a block diagram showing an implementation FIJ'ik of a digital phase-locked circuit according to the present invention, in which 17.18 is a data holder, 19 to 21 are AND gates, 22 is a NOR circuit, and 25.24 is an OR circuit. , 25 is a decoder, and 26 is a variable frequency divider. Portions corresponding to those in FIG. 3 are given the same reference numerals and redundant explanations will be omitted.
また、第２図は第１図における各部の信号のタイミング
チャートであり、夫々の信号に第１図の対応した信号の
符号をつけている。Further, FIG. 2 is a timing chart of signals of each part in FIG. 1, and each signal is given the corresponding signal symbol in FIG. 1.
第１図および第２図において、スライス回路１０の出力
信号Ａ′と可変分周器２６の出力信号りとは位相比較器
１１で位相比較され、信号Ａ′に対し、信号りの位相が
遅れているときには、遅れパルスφｔが形成され、信号
りの位相が進んでいるときには、進みパルスφＰが形成
される。これらのパルスはＵ／Ｄカウンタ１２に供給さ
れる。1 and 2, the output signal A' of the slice circuit 10 and the output signal A' of the variable frequency divider 26 are phase-compared in a phase comparator 11, and the phase of the signal A' is delayed with respect to the signal A'. When the phase of the signal is leading, a delayed pulse φt is formed, and when the phase of the signal is leading, a leading pulse φP is formed. These pulses are fed to the U/D counter 12.
Ｕ／Ｄカウンタ１２は、遅れパルスφｔが供給される毎
に値１ずつアップカウントし、進みパルスφＰが供給さ
れる毎に値１ずつダウンカウントするが、オア回路２５
の出力パルスＲ８ｉによって値８にリセットされ、この
リセット値８から５だけアップカウントすると”Ｈ”（
高レベル）の遅れ信号ψｔｆ１また、このリセット値８
から５だけダウンカウントすると１Ｈ″の進み信号ψ、
ｌ−夫々出力する。かかる遅れ信号ψｔ、進み信号ψＰ
は夫々別々のデータ保持器＋７．１８に保持される。ま
た、位相比較器１１が遅れパルスφｔ、進みパルスφＰ
のいずれも出力しないときには、Ｕ／Ｄカウンタ１２け
リセット値８を保持し、遅れ信号ψｔ、進み信号ψＰの
いずれも出力しない。したがって、データ保持器１７は
、遅れ信号ψ１＋保持しているときには、１Ｈ”の信号
ｄｔを出力し、データ保持器１８は、進み信号ψＰｔ−
保持しているときにけ Ｎ Ｈ＋＋の信号ｄ、ヲ出力し
ており、これ以外では、データ保持器１７．１８の出力
信号ｄＡ＋ｄＰは“Ｌ”（低レベル）である。The U/D counter 12 counts up by 1 every time the delay pulse φt is supplied, and counts down by 1 every time the advance pulse φP is supplied, but the OR circuit 25
It is reset to the value 8 by the output pulse R8i, and when it is counted up by 5 from this reset value 8, it becomes "H" (
high level) delay signal ψtf1 and this reset value 8
If you count down by 5 from then, you will get a 1H'' advance signal ψ,
l- output respectively. Such delayed signal ψt and advance signal ψP
are respectively held in separate data holders +7.18. In addition, the phase comparator 11 outputs a delayed pulse φt and an advanced pulse φP.
When neither is output, the U/D counter 12 reset value is held at 8, and neither the delay signal ψt nor the advance signal ψP is output. Therefore, when the data holder 17 holds the delayed signal ψ1+, it outputs the 1H" signal dt, and the data holder 18 outputs the lead signal ψPt-
Only when the data holders 17 and 18 are held, the N H++ signals d and d are output, and at other times, the output signals dA+dP of the data holders 17 and 18 are "L" (low level).
一方、可変分周器２６は基準パルス発生器１５からの基
準パルスφＢをカウントし、また、オア回路２４の出力
パルスＲ８２によって１直０にリセットされ、このリセ
ットのとき、すなわちカウント値が０のとき、パルスを
出力する。この一連のパルスが可変分周器２６の出力信
号りでおる。On the other hand, the variable frequency divider 26 counts the reference pulse φB from the reference pulse generator 15, and is reset to 1 and 0 by the output pulse R82 of the OR circuit 24. outputs a pulse. This series of pulses is the output signal of the variable frequency divider 26.
デコーダ２５はこの可変分周器２６のカウント値をデコ
ードし、このカウント値が２６２のときに１Ｈ”のパル
スＰ１ヲ発生してアンドゲート２０に送り、カウント値
が１８７のときに′″Ｈ＋＋のノ（ルスＰ２を発生して
アン−ゲート１９に送り、また、カウント値が１９２の
ときに′Ｈ″の）くルスＰ５１ｒ：発生してアンドゲー
ト２１に送る。アンドゲート２０には、また、データ保
持器１８の出力信号ｃｉｐが供給され、アンドゲート１
９には、データ保持器１７の出力信号ｄｔが供給されて
おり、アンドゲート２１には、データ保持器１７．１８
の出力信号ｄｔ、 ｄＰが供給されるノア回路２２の出
力信号が供給されている。アンドゲート１９，２０の出
力信号はオア回路２３に供給され、このオア回路２５の
出力信号Ｒ８Ｉとアンドゲート２１の出力信号とがオア
回路２４に供給式れる。The decoder 25 decodes the count value of the variable frequency divider 26, and when the count value is 262, it generates a 1H'' pulse P1 and sends it to the AND gate 20, and when the count value is 187, it generates a 1H'' pulse P1. A pulse P51r (generates a pulse P2 and sends it to the ungate 19, and is 'H' when the count value is 192) generates a pulse P51r and sends it to the AND gate 21.The AND gate 20 also has The output signal cip of the data holder 18 is supplied, and the AND gate 1
9 is supplied with the output signal dt of the data holder 17, and the AND gate 21 is supplied with the output signal dt of the data holder 17.
The output signal of the NOR circuit 22 is supplied with the output signals dt and dP. The output signals of AND gates 19 and 20 are supplied to an OR circuit 23, and the output signal R8I of this OR circuit 25 and the output signal of AND gate 21 are supplied to an OR circuit 24.
そこで、いま、基準パルス発生器１５からの基準パルス
φＳの周波数を１．２ＭＨｚとすると、受信信号Ａがな
い場合には、位相比較器１１は遅れパルスφｔも進みパ
ルスφ２も発生しないから、Ｕ／Ｄカウンタ１２は遅れ
信号ψｔも進み信号ψ、も発生せず、データ保持器１７
．１８の出力信号ｄｔ、 ｄＰはともに′″Ｌ”である
。このために、ノア回路２２の出力信号がＨ″となり、
アンドゲート２１がオン状態となる。デコーダ２５から
出カケ扛るパルスＰ３は、アンドゲート２１を通り、オ
ア回路２４からりセットパルスＲ８２として可変分周器
２６に供給される。Therefore, if the frequency of the reference pulse φS from the reference pulse generator 15 is now 1.2 MHz, if there is no received signal A, the phase comparator 11 will generate neither the delayed pulse φt nor the advanced pulse φ2, so that U The /D counter 12 generates neither the delay signal ψt nor the advance signal ψ, and the data holder 17
．． 18 output signals dt and dP are both ``L''. For this reason, the output signal of the NOR circuit 22 becomes H'',
AND gate 21 is turned on. The pulse P3 outputted from the decoder 25 passes through the AND gate 21 and is supplied from the OR circuit 24 to the variable frequency divider 26 as a set pulse R82.
そこで、この可変分周器２６はカウント値が１９２にな
る毎にリセットされ、この結果、信号りの周波数は、
１．２ＭＨｚ÷１９２＝６．２５ｋＨｉとなる。すなわ
ち、受信信号Ａがないときには、可変分周器２６の分周
比は１９２であってこれから６−２５ｋＨｚ の信号
りが得られる。Therefore, this variable frequency divider 26 is reset every time the count value reaches 192, and as a result, the frequency of the signal becomes 1.2 MHz÷192=6.25 kHi. That is, when there is no received signal A, the frequency division ratio of the variable frequency divider 26 is 192, from which a signal of 6-25 kHz can be obtained.
このとき、アントゲ−）１９，２０はオン状態とならな
いので、リセットパルスＰ Ｓ Ｉ １１発生せず、し
たがって、Ｕ／Ｄカウンタ１２およびデータ保持器１７
．１８はリセットされない。At this time, since the controllers 19 and 20 are not turned on, the reset pulse PSI 11 is not generated, and therefore the U/D counter 12 and data holder 17
．． 18 is not reset.
次に、第２図のタイミングチャートを用いて、入力信号
Ａ′がある場合の動作について説明する。Next, the operation when there is an input signal A' will be explained using the timing chart of FIG.
いま、入力信号Ａ′に対し 、可変分周器２６の出力信
号りが遅れており、位相比較器１１がら遅れパルスφｔ
が出力されている。この間、データ保持器１７．１８の
出力信号ａｚ、ａＰが＠Ｌ″のときには、可変分周器２
６けこのカウント値が１９２となる毎にデコーダ２５が
出力するパルスＰ３であるリセットパルスＲ８２によっ
てリセットされ、その分局比け１９２となっている。Now, the output signal of the variable frequency divider 26 is delayed with respect to the input signal A', and the phase comparator 11 produces a delayed pulse φt.
is being output. During this time, when the output signals az and aP of the data holders 17 and 18 are @L'', the variable frequency divider 2
Every time the count value of 6 digits reaches 192, it is reset by a reset pulse R82 which is the pulse P3 outputted by the decoder 25, and the number becomes 192 compared to the branched station.
Ｕ／Ｄカウンタ１２が値８のリセット値から５だけアッ
プカウントしたことになると、′Ｈ”の遅れ信号ψｔが
出力されてデータ保持器１７の出方信号ｄｊはＨ″とな
る（時刻ｔ１）。すると、アン１’ゲ−）１９はオンし
、可変分周器２６のカウント値が１８７になったときに
デコーダ２５がら出力されるパルスＰ２が、アンドゲー
ト１９．オア回路２５を通ってリセットパルスＲ８Ｉト
ＩＪＩ、ｗ山カクンタ１２とデータ保持器１７．１８が
リセットされる。これによって、データ保持器１７の出
力信号ｄｔは′Ｌ″となる。また、リセットパルスＲ８
Ｉけオア回路２４を通ってリセットパルスＲ８２となり
、これによって可変分周器２６がリセットされる。（時
刻１２）。すなわち、データ保持器１７の出力信号ｔｉ
ｚが１Ｈ”となると、可変分周器２６はカウント［が１
８７でリセットされ、その分局比は１８７となる。When the U/D counter 12 counts up by 5 from the reset value of 8, a delayed signal ψt of 'H' is output, and the output signal dj of the data holder 17 becomes H'' (time t1). . Then, the AND gate 19.19 is turned on, and the pulse P2 output from the decoder 25 when the count value of the variable frequency divider 26 reaches 187 is applied to the AND gate 19. Through the OR circuit 25, the reset pulse R8I to IJI, the w-mount kakunta 12 and the data holders 17 and 18 are reset. As a result, the output signal dt of the data holder 17 becomes 'L'. Also, the reset pulse R8
The signal passes through the I/OR circuit 24 and becomes a reset pulse R82, thereby resetting the variable frequency divider 26. (Time 12). That is, the output signal ti of the data holder 17
When z becomes 1H'', the variable frequency divider 26 starts counting [is 1H''.
It is reset at 87, and its division ratio becomes 187.
しかし、データ保持器１７，１８がリセットされたこと
により、再びアンドゲート１９けオフ状態に、アン−ゲ
ート２１けオン状態となる。これにより、可変分周器２
６はデコーダ２５が出力すルハルスＰ５がリセットパル
スＲ８２となってリセットされ、その分周比が再び１９
２に設定される。However, since the data holders 17 and 18 are reset, the AND gate 19 is turned off and the UN gate 21 is turned on again. This allows the variable frequency divider 2
6, the Luharus P5 output from the decoder 25 becomes the reset pulse R82 and is reset, and the frequency division ratio becomes 19 again.
Set to 2.
その後、可変分周器２６の出力信号りの位相が入力信号
Ａ′よりも進んでいるとすると、Ｕ／Ｄカウンタ１２は
、リセット後、進みパルスφＰを５だけダウンカウント
したときに１進み信号ψＰを出力１〜、データ保持器１
８の出力信号ｄＰけ“Ｈｕとなる（時刻ｔ３）。そこで
、アントゲ−）２０がオン状態となり、可変分周器２６
０カウント値が２６２になったときにデコーダ２５がら
田カされ、るパルスＰ１がアンドゲート２０． オア回
路２５を通ってリセットパルスＲ８１となり、Ｕ／Ｄカ
ウンタ１２とデータ保持器１７．１８けりセットされる
。このために、データ保持器１８の出力信号ｄＰけ′Ｌ
″となる。また、リセットパルスＲ８Ｉはオア回路２４
を通ってリセットパルスＲ８２となり、これにょって可
変分周器２６がリセットされる。すなわち、データ保持
器１８の出力信号ｄ、が”Ｈ″となると、可変分周器２
６はカウント値が２６２のときにリセット式れ、その分
周比が２６２となる。After that, assuming that the phase of the output signal of the variable frequency divider 26 is ahead of the input signal A', the U/D counter 12 receives a one-advanced signal when the leading pulse φP is down-counted by 5 after being reset. ψP output 1~, data holder 1
8's output signal dP becomes "Hu" (time t3). Then, the ant game 20 turns on, and the variable frequency divider 26
When the 0 count value reaches 262, the decoder 25 is cleared and the pulse P1 is output to the AND gate 20. It passes through the OR circuit 25 and becomes a reset pulse R81, which sets the U/D counter 12 and data holders 17 and 18. For this purpose, the output signal dP of the data holder 18
''. Also, the reset pulse R8I is output from the OR circuit 24.
A reset pulse R82 is generated through the pulse R82, thereby resetting the variable frequency divider 26. That is, when the output signal d of the data holder 18 becomes "H", the variable frequency divider 2
6 is reset when the count value is 262, and its frequency division ratio becomes 262.
しかし、この場合も、データ保持器１７．１８がリセッ
トされたことにより、アンドゲート ２１がオン状態と
なり、可変分周器２６の分周比は再び１９２に設定され
る。However, in this case as well, since the data holders 17 and 18 are reset, the AND gate 21 is turned on, and the frequency division ratio of the variable frequency divider 26 is set to 192 again.
このようにして、Ｕ／Ｄカウンタ１２がリセット値から
５だけ異なる設定値までアップカウントあるいはダウン
カウントしない限り、可変分周器２６の分周比は１９２
に設定されており、Ｔｒ／Ｄカウンタ１２が上記設定値
までアップカウントあるいはダウンカウントしたときに
、可変分周器２６の分周比はその出力信号りの１サイク
ル分だけ１８７あるいは２６２に設定され、次のサイク
ルからは再び１９２に設定される。したがって、可変分
周器２６の分周比が１８７あるいは２６２となるその出
力信号りの１サイクルと、次のこれら分周比のときの出
力信号りの１サイクルとの間には、可変分周器２６の分
局比が１９２となる期間が出力信号りの複数サイクルだ
け続くことになる。このサイクル数は、Ｕ／Ｄカウンタ
１２が上記のようにして遅れ信号ψｔあるいは進み信号
ψ、を出力することから、４サイクル以上である。In this way, unless the U/D counter 12 counts up or down to a set value that differs by 5 from the reset value, the division ratio of the variable frequency divider 26 is 192.
When the Tr/D counter 12 counts up or down to the above set value, the division ratio of the variable frequency divider 26 is set to 187 or 262 for one cycle of the output signal. , it is set to 192 again from the next cycle. Therefore, between one cycle of the output signal when the frequency division ratio of the variable frequency divider 26 is 187 or 262, and the next cycle of the output signal when the frequency division ratio is 187 or 262, there is a difference between The period during which the division ratio of the device 26 is 192 lasts for a plurality of cycles of the output signal. This number of cycles is four or more cycles because the U/D counter 12 outputs the delay signal ψt or the advance signal ψ as described above.
ところで、＠線＠視信号の周波数を、上記のように、５
．９ｋＨｚ、 ６．０ｋｆ（ｚ、 ６． ＩｋＨｚ
とすると、可変分周器２６の分周比が１９２のときの
その出力侶月りは、その周波数が６．２５ｋＨｚ であ
るから、この出力信号りの位相は回線監視信号に対して
進む方向に順次変化していく。また、可変分周器２６の
分局比が１８７のときのその出力信号りは、その周波数
が６．４２ｋＨｚ でおるから、この出力信号りの位相
も回線監視信号に対して進む方向にＩ順次変化するが、
可変分周器２６の分周比が２６２のときのその出力信号
りは、その周波数が４．５８ｋＨｚ であるから、この
出力信号りの位相は回線監視信号にして遅れる方向に変
化する。By the way, the frequency of the @ line @ visual signal is set to 5 as mentioned above.
．． 9kHz, 6.0kf(z, 6.IkHz
Then, when the frequency division ratio of the variable frequency divider 26 is 192, the frequency of the output signal is 6.25kHz, so the phase of this output signal is in the direction that advances with respect to the line monitoring signal. It changes sequentially. Furthermore, when the division ratio of the variable frequency divider 26 is 187, the frequency of the output signal is 6.42kHz, so the phase of this output signal also changes sequentially in the direction advancing with respect to the line monitoring signal. However,
When the frequency division ratio of the variable frequency divider 26 is 262, the output signal has a frequency of 4.58 kHz, so the phase of this output signal changes in the direction of delaying the line monitoring signal.
このことから、可変分周器２６の分周比を上記のように
変化させることは、可変分周器２６の出力信号りの位相
に進み、遅れを与えることにより、これを入力信号Ａ′
の位相の合わせるようにすることに他ならない。これに
よって、可変分周器２乙の出力信号りの周波数を入力信
号にのそれにロックさせることができるのである。From this, changing the frequency division ratio of the variable frequency divider 26 as described above advances the phase of the output signal of the variable frequency divider 26, and by giving a delay, changes the phase of the input signal A'
It is nothing but making sure that the phases of the two are aligned. This allows the frequency of the output signal of the variable frequency divider 2B to be locked to that of the input signal.
そこで、いま、可変分周器２６が０から２６２までカウ
ントする期間をＴ２６２＊０から１８７までカウントす
る期間をＴｌ８７．０から１９２までカウントする期間
をＴ１９２とすると、上記の動作により、可変分周器２
６０…力信号りは、周期Ｔ１９２が４以上の複数回繰り
返えすと、１回だけ周期がＴ２６２ ”るいはＴ、８７
となる一連のパルスからなるものである。信号にが入力
されているときには、この一連のパルスは周期性ヲ有し
ており、その１周期でのパルス間隔Ｔ２６２の回数ｆ
Ｋ１ ＋ パルス間隔Ｔ１１１７の回数ｆ：に２ ＊パ
ルス間隔Ｔ１９２の回数をに５とすると、この１周期で
の平均パルス間隔Ｔは、ＫＩ Ｔ２６２ ＋ Ｋ２ Ｔ
１８７ ＋ Ｋ５ Ｔ１？２Ｔ＝□・・・・・・（１）
Ｋ、 ＋ Ｋ２＋Ｋ。Therefore, if the period during which the variable frequency divider 26 counts from 0 to 262 is T262*0 to 187 and the period during which the variable frequency divider 26 counts from 0 to 192 is T192, then the variable frequency divider Vessel 2
60...If the force signal is repeated multiple times with a period T192 of 4 or more, the period will be T262 only once, 87
It consists of a series of pulses. When the signal is input, this series of pulses has periodicity, and the number of pulse intervals T262 in one period is f
K1 + Number of pulse intervals T1117 f: 2 *If the number of pulse intervals T192 is 5, the average pulse interval T in this one cycle is KI T262 + K2 T
187 + K5 T1?2T=□・・・・・・(1) K, + K2+K.
である。ここで、Ｕ／Ｄカウンタ１２け、遅れ信号ψｔ
あるいは進み信号ψＰを発生するには、リセットされて
から少なくとも５カウント目であるから、可変分周器２
６の出力信号りにおいては、パルス間隔Ｔ１８７あるい
はＴ２６２と次のこれらパルス間隔との間に少なくとも
４個のパルス間隔Ｔ１９２が存在し、したがって、Ｋ５
≧４（Ｋ１＋に２）でなければならない。また、基準パ
ルス発生器１５からの基準パルスφ８の周波数’ｋｆ。It is. Here, 12 U/D counters and a delay signal ψt
Alternatively, in order to generate the advance signal ψP, the variable frequency divider 2
For the output signal K5, there are at least four pulse intervals T192 between the pulse interval T187 or T262 and the next of these pulse intervals.
Must be ≧4 (2 in K1+). Also, the frequency 'kf of the reference pulse φ8 from the reference pulse generator 15.
（−１，２ＭＨｚ）とすると、
Ｔ２６２＝２６２／ｆｇ、 Ｔ１ａ７＝１８７／ｆｏ、
’ｒ、 ｐ２＝１９２／ｆ（１であるから、信号りの
周波数ｆＤｄ式（りから、となる。信号Ａ′が入力され
ていないときには、Ｋ１＝に２＝０であるから、先に示
したように、ｆＤ＝ｆＯ／１９２となる。(-1,2MHz), T262=262/fg, T1a7=187/fo,
'r, p2 = 192/f (1, so the frequency of the signal is fDd (from ri). When the signal A' is not input, K1 = 2 = 0, so as shown above As above, fD=fO/192.
周波数ｆＤはに４． Ｋ２． Ｋｓによって決まるが、
一般に、２６２，１８７，１９２に比べてに、 、 Ｋ
２． Ｋ３は充分小名く、かつ、Ｋ３≧４（Ｋ１＋に２
）でおるから、信号りの最大周波数は、式（２）におい
て、Ｋ１＝ＯＩ Ｋ２＝１．に３＝４のときであり、と
なる。また、信号りの最小周波数は、Ｋ、＝ｌ。The frequency fD is 4. K2. Determined by Ks,
In general, compared to 262,187,192, , K
2. K3 is sufficiently short and K3≧4 (2 to K1+)
), the maximum frequency of the signal is given by K1=OI K2=1. When 3=4, it becomes. Also, the minimum frequency of the signal is K,=l.
Ｋ２＝０．に５＝４のときであり、
Ｌ ２ＭＨ７Ｘ ＝５．８２ｋＨｚ２
６２＋１９２ｘ４
となる。K2=0. When 5=4, L 2MH7X = 5.82kHz2
It becomes 62+192x4.
したがって、信号りの上限周波数は６．２８ｋＨｚ。Therefore, the upper limit frequency of the signal is 6.28kHz.
下限周波数は５．８２ｋＨｚ であって、これらの間で
、Ｋ１ 、 Ｋ２ 、 Ｋ３が所定の値をとることによ
り、信号りは入力された信号Ａ′にロックすることにな
る。したがって、信号Ａ′が上記上限周波数と下限周波
数の間にある５、 ９ｋ Ｈｚ、 ６．０ｋＨｚあるい
は６．１ｋＨｚの回線監視信号のいずれかであるとき、
信号りけこれにロックする。The lower limit frequency is 5.82 kHz, and by setting K1, K2, and K3 to predetermined values between these, the signal is locked to the input signal A'. Therefore, when the signal A' is a line monitoring signal of 5, 9 kHz, 6.0 kHz, or 6.1 kHz between the upper and lower frequency limits,
Lock on the signal.
要するに、可変分周器２６の分周比は、データ保持器１
７の出力信号ｄｔがＩ ＨＨのとき１８７に、データ保
持器１８の出力信号ｄＰ−１）Ｅ″Ｈ″′のとき２６２
に、いずれの出力信号もｆｆ Ｌ Ｉ＋のとき１９２に
夫々設定されるものであり、このように、可変分周器２
６の分周比が順次変化することによって、可変分周器２
６の出力信号りが受信された回線監視信号の周波数にロ
ックするものでおる。In short, the frequency division ratio of the variable frequency divider 26 is
187 when the output signal dt of the data holder 18 is IHH, and 262 when the output signal dP-1) of the data holder 18 is E"H"'.
Both output signals are respectively set to 192 when ff L I+, and in this way, the variable frequency divider 2
By sequentially changing the frequency division ratio of 6, the variable frequency divider 2
The output signal No. 6 locks to the frequency of the received line monitoring signal.
可変分周器２６の出力信号りは周波数カウンタ９に供給
され、その周波数を表わすデータＣが出力される。この
データＣが回線監視信号の周波数を表わすときには、移
動局は送信モードに設定され、信号りが応答信号Ｂとし
て送出される。ここで、信号Ａ′が入力されないときの
信号りの周波数ｆＤは６．２５に’Ｈｚで回線監視信号
の周波数と異なるから、別個のロック検出手段を設ける
ことなく、信号りが回線監視信号にロックしていること
が判別できる。The output signal of the variable frequency divider 26 is supplied to the frequency counter 9, and data C representing the frequency is output. When this data C represents the frequency of the line monitoring signal, the mobile station is set to transmit mode and the signal is sent out as a response signal B. Here, the frequency fD of the signal when the signal A' is not input is 6.25'Hz, which is different from the frequency of the line monitoring signal, so the signal can be used as the line monitoring signal without providing a separate lock detection means. It can be determined that it is locked.
なお、上記実施例は、移動無線通信システムを例として
説明したが、これに限らず、一般に、周波数が異なる複
数個の注意の入力信号のいずれかに周波数全ロックする
場合に用いることができることはいうまでもない。Although the above embodiment has been described using a mobile radio communication system as an example, the present invention is not limited to this, and can generally be used when all frequencies are locked to any of a plurality of attention input signals having different frequencies. Needless to say.
以上説明したように、本発明によれば、異なる周波数の
複数個の入力信号のいずれにも周波数ロックするととも
に、該入力信号がないときのロック周波数を該入力信号
の周波数と異ならせるものであるから、ロック検出のた
めの別個の手段を用いることなく、ロック周波数の検出
手段のｍ力でもって前記入力信号の周波数にロックして
いるか否かの判定が可能となり、回路規模の削減を達成
できるだけでなく、入力信号の判定精度全大幅に向上さ
せることができるという優れた効果金得ることができる
。As explained above, according to the present invention, the frequency is locked to any of a plurality of input signals having different frequencies, and the lock frequency when there is no input signal is made different from the frequency of the input signal. Therefore, it is possible to determine whether or not the frequency of the input signal is locked using the power of the lock frequency detection means without using a separate means for lock detection, and it is possible to reduce the circuit scale. Instead, an excellent effect can be obtained in that the overall judgment accuracy of input signals can be greatly improved.
【図面の簡単な説明】
第１図は本発明によるディジタル位相同期回路の一実施
例を示すブロック図、第２図は第１図における各部の信
号のタイミングチャーと、第３図〜第３図は夫々従来の
位相同期回路のＩＨＪ ｋ示すブロック図である。
４・・・バンドパスフィルタ、９・・・周波数カウンタ
、１１・・・位相比較器、１２・・・アッグダウンカウ
ンタ、１５・・・基準パルス発生器、１７，１８・・・
データ保持器、１９〜２１・・・アンドゲート、２２・
・・ノア回Ｓ＆、２５．２４・・・オア回路、２５・・
・デコーダ、２６・・・可変分周器。
代理人 弁理士 弐 順次部（ほか１名）Ｆ！・１Ｃ゛
づ”ｔｊ：’、。
叩を二Ｌ５[Brief Description of the Drawings] Fig. 1 is a block diagram showing an embodiment of a digital phase synchronization circuit according to the present invention, Fig. 2 is a timing chart of signals of each part in Fig. 1, and Figs. 1A and 1B are block diagrams showing IHJk of a conventional phase-locked circuit, respectively. 4... Band pass filter, 9... Frequency counter, 11... Phase comparator, 12... Up/down counter, 15... Reference pulse generator, 17, 18...
Data holder, 19-21...and gate, 22.
...Noah times S&, 25.24...OR circuit, 25...
- Decoder, 26... variable frequency divider. Agent Patent Attorney 2 Junji Department (and 1 other person) F!・1C゛zu"tj:',. Hit the second L5
Claims (1)
可変分周器の出力信号との位相関係に応じて遅れパルス
あるいは進みパルスを発生する位相比較器と、該遅れパ
ルスをアップカウントし該進みパルスでダウンカウント
して予じめ設定された第１のカウント値で遅れ信号を予
じめ設定された第２のカウント値で進み信号を夫々発生
するアップダウンカウンタと、前記可変分周器の第１、
第２、第３のカウント値で第１、第２、第３のパルスを
発生するデコーダと、前記遅れ信号で該第１のパルスを
第１のリセット信号とし前記進み信号で該第２のパルス
を第２のリセット信号とするとともに前記アップダウン
カウンタが前記遅れ信号と前記進み信号とを発生しない
ときに第３のパルスを第３のリセット信号とするリセッ
ト信号生成回路とからなり、前記アップダウンカウンタ
を第１あるいは第２のリセット信号でリセットし、前記
可変分周器を前記第１、第２あるいは第３のリセット信
号でリセットすることにより、前記可変分周器の分周比
を前記アップダウンカウンタの出力信号に応じて変化さ
せることができるように構成したことを特徴とするディ
ジタル位相同期回路。A variable frequency divider that divides the frequency of a reference pulse signal, a phase comparator that generates a delayed pulse or an advanced pulse depending on the phase relationship between the input signal and the output signal of the variable frequency divider, and a phase comparator that increments the delayed pulse. an up/down counter that counts down with the advance pulse and generates a delayed signal at a preset first count value and an advance signal at a preset second count value; The first of the peripheral organs,
a decoder that generates first, second, and third pulses at second and third count values; and a decoder that uses the delayed signal to generate the first pulse as a first reset signal and the advance signal that generates the second pulse. a reset signal generation circuit that uses a second pulse as a second reset signal and a third pulse as a third reset signal when the up-down counter does not generate the delayed signal and the advance signal; The frequency division ratio of the variable frequency divider is increased by resetting the counter with the first or second reset signal and resetting the variable frequency divider with the first, second or third reset signal. A digital phase synchronization circuit characterized in that it is configured to be able to change the output signal of a down counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179309A JPS6239914A (en) | 1985-08-16 | 1985-08-16 | Digital phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179309A JPS6239914A (en) | 1985-08-16 | 1985-08-16 | Digital phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239914A true JPS6239914A (en) | 1987-02-20 |
Family
ID=16063576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179309A Pending JPS6239914A (en) | 1985-08-16 | 1985-08-16 | Digital phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239914A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2615677A1 (en) * | 1987-05-20 | 1988-11-25 | Sony Corp | DIGITAL PHASE LOCKOUT LOOP CIRCUIT |
-
1985
- 1985-08-16 JP JP60179309A patent/JPS6239914A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2615677A1 (en) * | 1987-05-20 | 1988-11-25 | Sony Corp | DIGITAL PHASE LOCKOUT LOOP CIRCUIT |
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